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最新发表的日志| 推荐阅读的日志 | 芯片设计 | 硬件设计 | 嵌入式 | 人工智能 | 生活杂谈 | 其他

分享 Verilog编程规范: njithjw 2016-11-7 00:07; 文件: Verilog编程规范.txt; 540 次阅读|0 个评论

分享浮点数: njithjw 2016-11-7 00:06; 441 次阅读|0 个评论

分享将位宽不固定的数据拼接为固定位宽的数据: njithjw 2016-11-6 23:58; module byte_combine ( input rst_n, input clk, input &n ...; 1001 次阅读|0 个评论

分享判断128bit数据中“1”的位置（有且只有一个“1”）: njithjw 2016-11-6 23:56; module decode16 ( input rst, input clk, input din, ...; 1160 次阅读|0 个评论

分享通过可复用的随机策略类实现SystemVerilog约束分层: 路科验证 2016-11-6 21:50; 为便于我们创建验证激励，SystemVerilog类和随机约束提供了非常强大的机制。为了在一个约束对象中对约束分层，SystemVerilog也提供了几种机制，约束可以通过派生类的继承添加。内联约束（即randomizewith {…}或`uvm_do_with）允许在随机化一个对象时，指定特殊的附加约束。不幸的是，在随后的“randomize with”调 ...; 3433 次阅读|0 个评论

分享 UVM:灵活性的价值: 路科验证 2016-11-6 21:47; UVM已经成为验证方法学的主流，代表了验证方法学的发展方向。但是从创新性和价值来看，UVM缘何成为ASIC和FPGA验证中，最先进的验证方法呢？所以我想，如果花上一点点时间回顾一下UVM的关键概念，可能会对我们都有帮助。即使对于一些已经使用UVM多年的人，可能也会意识到，UVM真的很酷。 UVM鼓励工程师创建模块化、可复 ...; 1477 次阅读|0 个评论

分享 UVM在模拟电路的应用: 路科验证 2016-11-6 21:42; 相比于高度自动化的验证方法在数字领域的广泛应用，验证在模拟领域却意味着大量的手工工作和计算量。因为对于顶层验证，高精度的SPICE模型通常是不必要的，因此，它们经常被替换为适当的行为模型。这一调整显著加快了仿真，然而，整个设计过程中必须确保行为模型不从相应的模拟分量发散，这种模型验证必须手工完成，因此也 ...; 1663 次阅读|0 个评论

分享 factory——实用的UVM机制: 路科验证 2016-11-6 21:38; UVM鼓励工程师创建模块化、可复用的测试平台。UVM通过TLM接口，把一个组件及其他与之相连的组件隔离开来，以此实现模块化。只要transaction类型相同，模块化的功能允许sequence 连接到任何适配的driver上。也允许多种覆盖率收集器通过分析接口连接到monitor上。这种模块化的功能，使得搭建环境的工程师可以把库中的各种 ...; 3519 次阅读|0 个评论

分享为什么我的SystemVerilog测试平台如此慢？: 路科验证 2016-11-6 21:32; （一）硬件工程师编码的性能对于转到SystemVerilog编码的任何工程师，最重要的一点就是要问“当规模变大时，它依旧能快速运行吗？”。这是指导原则，它能促进高效的初始编码，并能在性能分析过程中快速地调试发现的性能问题。循环不变性循环不变性是指循环里的程序每次都执行，但值却不发生变化。移除循环不变 ...; 2026 次阅读|0 个评论

分享缩短测试激励仿真时间的一种方法: 路科验证 2016-11-6 21:24; 随着SOC设计复杂度越来越来高，我们需要更多的时间进行功能仿真，有时一个测试激励会仿真几个甚至几十个小时，再加上测试激励的数量巨大，无疑会延长我们的验证时间，而对于这些仿真时间比较长的测试激励，大都会经历一些共同的初始化阶段：设计单元初始化，reset初始化，配置阶段，具体激励初始化，这些初始化阶段占用了 ...; 1471 次阅读|0 个评论

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