Q: Debug到什么程度请designer来debug?

A：首先schedule优先，然后本着“力所能及”的原则，有时间有精力就debug的深入一些，否则checker报错以后，确认一下不是checker误报，就可以先提交给RTL-designer。

Q：遗漏bug怎么办

A：开发过程（FPGA）乃至最终silicon-validition甚至已经产品化后都可能发现遗漏的bug，要重视这些被仿真遗漏掉的bug。要一个一个的做case-analysis，仔细的分析为什么testbench没有抓到这样的问题。而且对于TO以后发现的Bug，要在下一版里重点review，以保证不犯同样的错误。另外，对于每个bug都应该尽量加一条对应的assertion。

Q：验证工程师要不要深入了解自己负责验证的模块？

A：虽然不深入了解，也不影响刚开始的工作，但是要把自己负责的模块吃透的话我觉得是很有必要的，我希望验证工程师能从系统（架构）一直到应用这些层面上都能深入的了解自己负责的模块。

Q：分享的氛围。

A：我个人觉得验证的范围很广，一个人很难把各个方面都搞的很精通。经常的技术讨论和培训是非常有必要的。Team-leader应该营造一个很好的技术分享的氛围。

-----------------------------------------------------------

推荐的学习材料(For VMM User)

1）
svtb.Pdf

2）
vmm源代码

3）
systemverilog for Verification

4）
VCS目录下的文档（包含vmm文档）

5）
例子（先把VCS目录下的例子看懂）

6）
Snug paper

7）
转夏晶帖：总结我的思路，如何在验证中发现和定位Bug（里面有些观点太偏激）

8）
一些资源网站 比如verification-guild EEtimes EETOP等等