已有 465 次阅读| 2021-10-14 15:58 |个人分类:System Verilog|系统分类:芯片设计| 随机化
1. constraint 约束随机化类中的变量
在main_phase 之前就已经提前产生一个变量的随机值。
用法：一般在类中定义一个rand 类型的变量， 然后根据需求写约束就可以
2. 随机化变量函数
l urandom
l urandom_range
l randomize
这三个函数比较常用。可以在仿真期间随时根据需要随机产生变量值
l 单一变量随机：对所有变量都适用
l 对类中所有变量随机：
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