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Verdi FSDB WARNING adjusted

已有 460 次阅读| 2021-9-22 15:40 |个人分类:System　Verilog|系统分类:芯片设计| EDA, TOOL

仿真过程中遇到了如下问题：

之后的仿真在Verdi上看不到波形了，时钟也没了，看起像死循环；但是log 可以正常打印，仿真还在继续进行（仿真20张图像数据，8张图之后会随机出现这种现象）

解决办法：Makefile 中的timescale 选项进行修改，如下：

总结: 原因是RTL 内部 timescale 不统一造成的。

如果在同一个环境中有多次定义`timescale，如果你某一个文件没有定义，则其仿真时间单位无法预期，这样看来，所有文件均需要定义timescale，势必有点繁琐，有没有简单的方法呢？

compile options中加入-override_timescale=1ns/10ps的option，它会override所有timescale的定义，可以起到全局控制的效果。

避坑指南：

1）compile option中加入-override_timescale=1ns/10ps，避免到处timescale更改你的时间精度。

2）使用$timeformat（-9， 2， ”s“, 10)，让你的时间打印更直观。