(1)module chazhiram(
input CLK,
input wire Enable, //上个模块的使能信号
input wire [23:0] DIN,
output wire [23:0] DOUT,
output reg [7 : 0] addra=8'd0,
output reg ena=1'b0,
output reg [7 : 0] addrb=8'd1,
output reg enb=1'b0
);
wire addr_rsta=(addra==8'd198)?1'b1:1'b0;
always@(posedge CLK)
if(Enable)
begin
ena<=addr_rsta?1'b0:1'b1;
addra<= addr_rsta ? addra:addra+2;
end
else
ena<=1'b0;
wire addr_rstb=(addrb==8'd199)?1'b1:1'b0;
always@(posedge CLK)
begin
if(addra==8'd198)
begin
addrb<= addr_rstb ? addrb:addrb+1;
enb<=addr_rstb?1'b0:1'b1;
end
else
enb<=1'b0;
end
ram1 buffer (
.clka(CLK), // input clka
.ena(ena), // input ena
.wea(1'b1), // input [0 : 0] wea
.addra(addra), // input [7 : 0] addra
.dina(DIN), // input [23 : 0] dina
.clkb(CLK), // input clkb
.enb(enb), // input enb
.addrb(addrb), // input [7 : 0] addrb
.doutb(DOUT) // output [23 : 0] doutb
);
endmodule