参考来源：

delroy.com/PLL_dir/FAQ/faq_cycle_slip.txt

PLL Performance.Simulation.and.Design.Handbook.3rd.Edition关于cycleslip的说明

1. Cycleslip（周期滑移）几个示例：

1. 假设PLL刚启动时反馈时钟（fbclk）频率低于参考时钟（ref），且鉴频鉴相器（PFD）初始处于复位状态。当ref时钟边沿到达时，PFD会进入"加速"状态。若ref频率是fbclk的两倍以上，则第二个ref边沿可能在首个fbclk边沿到达前就出现。此时PFD会忽略第二个ref边沿，因为已处于加速状态——这是周期滑移的典型案例。

2. 当ref频率略快于fbclk（快5%），且PLL带宽远低于ref频率（1/100）时，经过一个ref周期后fbclk相位滞后5%，两个周期后滞后10%。经过20-30个ref周期，fbclk将滞后近整个周期。这是因为低带宽PLL对频率差异的响应速度缓慢。随着相位误差持续累积，PFD会正确检测到不断增大的相位差。当fbclk滞后超过一个完整ref周期时，PFD会产生误判：认为相位误差很小（而非实际的大误差）。此时系统不会将fbclk校正回原始位置（>1个ref周期），而是将其拉回至最近的ref边沿（<1个ref周期）。若统计此漂移过程及重新锁定过程中的时钟边沿数，会发现ref边沿数量多于fbclk边沿——这种现象即定义为周期滑移。

3. PLL锁定时，ref与fbclk周期数应相等。当两者出现数量差异时，即发生周期滑移。

2. 周期滑移的一个意外后果是PFD可能暂时出现错误方向的响应：

1. 当fbclk滞后略小于一个ref周期时，其上升沿会复位PFD状态。因为PFD消除死区的延时设计，若此时出现ref边沿，PFD会忽略该信号并使输出保持低电平。由于fbclk实际略慢于ref，但此时下一个fbclk边沿会稍早于ref边沿到达，导致PFD错误判定需要减速而非加速。不过这种误判通常仅持续1-2个ref周期。

2. 减少PFD复位延迟可降低误判概率，但需保持足够延迟以消除死区。