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遇到奇怪的latch up现象
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在I/O库的测试中发现了latch up现象，testchip当中有I/O cell，power clamp和gournd cell，因为该库是应用1.8V的device工作在3.3V power supply下，所以所有器件都是叠管结构，其中power clamp cell的放电通路是两个叠在一起的NMOS。测latch up的过程中从I/O（此时I/O处于高阻态）的pad端抽负20mA的电流时，power supply上显示电流从0mA跳变到600mA左右，当trigger电流断开时，power supply上的大电流依然存在，现象和latch up现象吻合。EMMI分析结果显示电流产生在clamp cell的叠管NMOS上。现在问题来了，clamp cell的NMOS周围没有传统的能引起latch up的PNPN或者NPNP结构，距离最近的NWELL大概8um多，而且有double GR，如图显示，到底latch up是怎样发生的呢？求大神帮忙
发表评论 评论 (2 个评论)
- 回复 qinyuwenzhu
- 寄生的NPN导致的类似LU，我也是这样认为的
Handsome_Hou: 可能是 NMOS 自己的雪崩击穿， bulk 电阻比较大，IR 可以提供寄生 BJT 的 VBE 电压。像温德通的《CMOS集成电路闩锁效应》，图 4-15 那种。我刚刚接触 LU，如果不 ...
- 回复 Handsome_Hou
- 可能是 NMOS 自己的雪崩击穿， bulk 电阻比较大，IR 可以提供寄生 BJT 的 VBE 电压。像温德通的《CMOS集成电路闩锁效应》，图 4-15 那种。我刚刚接触 LU，如果不对欢迎指出~
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