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编写pli应用程序（转）

已有 3902 次阅读| 2011-9-21 10:23

先前我们所看的例子太基础也没有实际用途。让我们看计数器的例子，写一个DUT的参考模型以及用C写的Checker程序，并把它链入到verilog的Testbench。首先列出我们要用PLI写C模型的要求。

调用C模型的方法，当输入信号有任何变化时；
获得verilog代码中改变了的信号值或者任何C代码内部的信号的方法
通过C代码驱动Verilog内部值

VerilogPLI提供一系列满足以上要求的程序（函数）。

PLI 应用的SPEC

我们定义使用PLI的计数器testbench的要求。该PLI函数我们称作$counter_monitor

用C实现一个计数器逻辑
用C实现一个检测逻辑
当checker失败时，终止仿真

调用C函数

用C写计数器非常简单，但是什么时候我们要增加计数器的值呢？所以我们就需要监测时钟信号的变化（顺便说一句，通过verilog代码驱动复位和时钟信号是个好习惯）一旦时钟发生变化，计数器函数就要被执行。这可以通过以下的函数实现：

使用acc_vcl_add程序。该函数的语法可以查阅Verilog PLI LRM基本上acc_vcl_add程序能检测许多信号，一旦任何一个信号改变就会调用用户定义的函数（也就是定制的C程序）。VCL程序有4个自变量：

需要监测对象的句柄
用户C程序，当对象值变化就会调用它
传递给C程序的字符串
预定义的VCL标志：vcl_verilog_logic -- 逻辑监测
vcl_verilog_strength -- 强度监测

acc_vcl_add(net, display_net, netname, vcl_verilog_logic);

C代码 - 基础

Counter_monitor是我们在verilog testbench中将要调用的C函数。就像任何其他的C代码，我们需要包含针对我们所要开发的特定的应用的头文件。我们这里，需要包含acc 程序include文件。

access函数 acc_initialize 初始化access程序的环境，在程序调用任何的access程序前必须要调用的。在退出调用access程序的C应用程序前，在程序的最后必须要退出access程序环境，调用acc_close。

1	#include "acc_user.h"
2
3	handle clk ;
4	handle reset ;
5	handle enable ;
6	handle dut_count ;
7	void counter ();
8
9	void counter_monitor() {
10		acc_initialize();
11		clk = acc_handle_tfarg(1);
12		reset = acc_handle_tfarg(2);
13		enable = acc_handle_tfarg(3);
14		dut_count = acc_handle_tfarg(4);
15		acc_vcl_add(clk,counter,null,vcl_verilog_logic);
16		acc_close();
17	}
18
19	void counter () {
20		io_printf( "Clock changed staten" );
21	}

为了能accessing verilog对象，我们使用句柄。句柄是指预定义的数据类型，它是是设计层次中某个对象的指针。每个句柄传递给access函数有关唯一可以accessible对象的类型信息，以及如何哪里能找到有关此对象的信息。但是，我们如何把某个特定对象的信息给句柄呢？我们可以通过许多途径，但是现在我们用verilog采用参数传递的方式给$counter_monitor, 这些参数在C程序中可以采用acc_handle_tfarg()函数获得，这里自变量和代码中一样是数字。

因此clk = acc_handle_tfarg(1) 使得clk作为第一参数传递的句柄。类似我们给所有的句柄赋值。现在我们可以把clk加入我们需要检测的信号列表中,acc_vcl_add(clk,counter,null,vcl_verilog_logic)。这里clk是句柄，counter是当clk发生变化时，需要执行的用户函数。

函数counter()就不作任何解释了，它是类似于hello world简单的代码。

Verilog 代码

下面是计数器例子的简单的testbench。We call the C-function using the syntax shown in code below. If object thats been passed is a instant, then it should be passed inside double quotes. Since all our objects are nets or wires, there is no need to pass them inside double quote.

1	module counter_tb();
2	reg enable;
3	reg reset;
4	reg clk_reg;
5	wire clk;
6	wire [3:0] count;
7
8	initial begin
9		enable = 0;
10		clk_reg = 0;
11		reset = 0;
12		$display( "%g , Asserting reset" , $time);
13		#10 reset = 1;
14		#10 reset = 0;
15		$display ( "%g, Asserting Enable" , $time);
16		#10 enable = 1;
17		#55 enable = 0;
18		$display ( "%g, Deasserting Enable" , $time);
19		#1 $display ( "%g, Terminating Simulator" , $time);
20		#1 $finish;
21	end
22
23	always begin
24		#5 clk_reg = !clk_reg;
25	end
26
27	assign clk = clk_reg;
28
29	initial begin
30		$counter_monitor(counter_tb.clk, counter_tb.reset, counter_tb.enable, counter_tb.count);
31	end
32
33	counter U(
34	.clk (clk),
35	.reset (reset),
36	.enable (enable),
37	.count (count)
38	);
39
40	endmodule

使用不同的仿真器，编译和运行程序不同。当你运行以上的代码，我们将得到以下的输出：

0 , Asserting reset

Clock changed state

20, Asserting Enable

Clock changed state

85, Deasserting Enable

Clock changed state

86, Terminating Simulator

C代码 -- 完整

现在我们可以看见当时钟发生变化时，我们的函数就会被调用。我们可以写我们的计数器代码了。但是，有一个问题，每次计数器调用的时候，就会退出也就会丢失内部变量的值。我们有2重方法来保持变量的值。

把计数器变量申明为全局变量
使用tf_setworkarea() 和tf_getworkarea()存储和恢复本地变量的值

由于我们只有一个变量，我们可以采用第一种解决方法，也就是申明count为全局变量为了编写与计数器等价的模型，输入到DUT和代码checker的clock,reset, enable信号以及DUT count的输出都需要。为了从verilog获取值，我们使用PLI函数：

acc_fetch_value(handle,"format")

但是该值返回的是字符串，因此我们需要把它转变为整数。pli_conv是完成这个转换的函数。当DUT和TB计数值不相同时，函数tf_dofinish()用做终止该仿真。

1	#include "acc_user.h"
2
3	typedef char * string;
4	handle clk ;
5	handle reset ;
6	handle enable ;
7	handle dut_count ;
8	int count ;
9	int sim_time;
10	string high = "1" ;
11	void counter ();
12	int pli_conv (string in_string, int no_bits);
13
14	void counter_monitor() {
15		acc_initialize();
16		clk = acc_handle_tfarg(1);
17		reset = acc_handle_tfarg(2);
18		enable = acc_handle_tfarg(3);
19		dut_count = acc_handle_tfarg(4);
20		acc_vcl_add(clk,counter,null,vcl_verilog_logic);
21		acc_close();
22	}
23
24	void counter () {
25		p_acc_value value;
26		sim_time = tf_gettime();
27		string i_reset = acc_fetch_value(reset, "%b" ,value);
28		string i_enable = acc_fetch_value(enable, "%b" ,value);
29		string i_count = acc_fetch_value(dut_count, "%b" ,value);
30		string i_clk = acc_fetch_value(clk, "%b" ,value);
31		int size_in_bits= acc_fetch_size (dut_count);
32		int tb_count = 0;
33		// Counter function goes here
34		if (i_reset == high) {
35			count = 0;
36			io_printf( "%d, dut_info : Counter is resetn" , sim_time);
37		}
38		else if ((i_enable == high) && (i_clk == high)) {
39			if ( count == 15 ) {
40				count = 0;
41			} else {
42				count = count + 1;
43			}
44		}
45		// Counter Checker function goes checker logic goes here
46		if ((i_clk != high) && (i_reset != high)) {
47			tb_count = pli_conv(i_count,size_in_bits);
48			if (tb_count != count) {
49				io_printf( "%d, dut_error : Expect value %d, Got value %dn" , sim_time, count, tb_count);
50				tf_dofinish();
51			} else {
52				io_printf( "%d, dut_info : Expect value %d, Got value %dn" , sim_time, count, tb_count);
53			}
54		}
55	}
56
57	// Multi-bit vector to integer conversion.
58	int pli_conv (string in_string, int no_bits) {
59		int conv = 0;
60		int i = 0;
61		int j = 0;
62		int bin = 0;
63		for ( i = no_bits-1; i >= 0; i = i - 1) {
64			if (*(in_string + i) == 49) {
65				bin = 1;
66			} else if (*(in_string + i) == 120) {
67				io_printf ( "%d, Warning : X detectedn" , sim_time);
68				bin = 0;
69			} else if (*(in_string + i) == 122) {
70				io_printf ( "%d, Warning : Z detectedn" , sim_time);
71				bin = 0;
72			} else {
73				bin = 0;
74			}
75			conv = conv + (1 << j)*bin;
76			j ++;
77		}
78		return conv;
79	}

与仿真器链接

先前我们见到的计数器例子，我们将用下面的仿真器进行链接。

VCS
Modelsim

在此教程中，我们使用linux。如果你想知道如何在windows或者solaris下链接，请参考仿真器的手册查看详细资料。

VCS

使用VCS仿真器，我们需要创建一个tab文件。对于我们的例子，tab文件如下所示：

$counter_monitor call=counter_monitor acc=rw:*

这里 $counter_monitor是在verilog代码中的用户自定义函数。call=counter_monitor是当verilog调用$counter_monitor时调用的C函数。acc=rw:*是告诉我们要使用access函数去读写仿真器内部数据。:*意味着应用于设计中的所有模块。

编译代码的命令行选项如下：

vcs -R -P pli_counter.tab pli_counter_tb.v counter.v pli_full_example.c -CFLAGS "-g -I$VCS_HOME/`vcs -platform`/lib" +acc+3

由于我们要使用返回值，我们使用+acc+3，剩下的选项简单，你可以查阅VCS的用户指南。

Modelsim

类似于VCS，modelsim仿真器是用PLI有它自己的方式。我们需要创建函数列出所有在verilog中要使用的用户自定义函数以及对应的C函数。与VCS不同，我们需要在C文件中写明，如下：

1	#include "veriuser.h"
2	#include "pli_full_example.c"
3
4	s_tfcell veriusertfs[] = {
5		{usertask, 0, 0, 0, counter_monitor, 0, "$counter_monitor" },
6		{0} // last entry must be 0
7		};

vlib work

vlog pli_counter_tb.v counter.v

gcc -c -g -I$MODEL/include pli_full_example_modelsim.c

ld -shared -E -o pli_full_example.sl pli_full_example_modelsim.o

vsim -c counter_tb -pli pli_full_example.sl

在vsim命令行中，输入run -all开始仿真。

查阅modelsim的用户指南了解详细信息以及了解如何编译和链接在windows下。

计数器仿真结果

0 , Asserting reset

10, dut_info : Counter is reset

15, dut_info : Counter is reset

20, Asserting Enable

20, dut_info : Expect value 0, Got value 0

30, dut_info : Expect value 0, Got value 0

40, dut_info : Expect value 1, Got value 1

50, dut_info : Expect value 2, Got value 2

60, dut_info : Expect value 3, Got value 3

70, dut_info : Expect value 4, Got value 4

80, dut_info : Expect value 5, Got value 5

85, Deasserting Enable

86, Terminating Simulator

先前我们所看的例子太基础也没有实际用途。让我们看计数器的例子，写一个DUT的参考模型以及用C写的Checker程序，并把它链入到Verilog的Testbench。首先列出我们要用PLI写C模型的要求。

调用C模型的方法，当输入信号有任何变化时；
获得verilog代码中改变了的信号值或者任何C代码内部的信号的方法
通过C代码驱动Verilog内部值

VerilogPLI提供一系列满足以上要求的程序（函数）。

PLI 应用的SPEC

我们定义使用PLI的计数器testbench的要求。该PLI函数我们称作$counter_monitor

用C实现一个计数器逻辑
用C实现一个检测逻辑
当checker失败时，终止仿真

调用C函数

需要监测对象的句柄
用户C程序，当对象值变化就会调用它
传递给C程序的字符串
预定义的VCL标志：vcl_verilog_logic -- 逻辑监测
vcl_verilog_strength -- 强度监测

acc_vcl_add(net, display_net, netname, vcl_verilog_logic);

C代码 - 基础

1	#include "acc_user.h"
2
3	handle clk ;
4	handle reset ;
5	handle enable ;
6	handle dut_count ;
7	void counter ();
8
9	void counter_monitor() {
10		acc_initialize();
11		clk = acc_handle_tfarg(1);
12		reset = acc_handle_tfarg(2);
13		enable = acc_handle_tfarg(3);
14		dut_count = acc_handle_tfarg(4);
15		acc_vcl_add(clk,counter,null,vcl_verilog_logic);
16		acc_close();
17	}
18
19	void counter () {
20		io_printf( "Clock changed staten" );
21	}