人一般在非常开心或者非常难过的时候，就想写点东西，而我呢，刚好是一天内同时经历了非常开心和非常难过的事情，所以就更加想写些东西了。

首先我是一个模拟电路工程师，今年以来3次MPW全赶了，3月，6月，9月，听说12月的也要赶，天哪！！！不管怎么说，9月的数据已经扔出去了，极度繁忙的工作告了一个段落，没想到本来极度轻松的一天被一个极度噩耗毁了，唉，不说也罢，反正用一句话形容：心拔凉拔凉的啊！

一年内走了3次MPW，归纳一下流片过程的心得体会，以起到总结经验，吸取教训的目的。

这3次流片，主要做的也就两类产品，一类是memory，一类是射频产品。下面分开说。

关于memory产品设计，电路结构相对固定，电路功能简单明了。其设计的难点很大程度上取决于对电路存储器件的工作性能的理解，以及关于FAB提供的器件参数的把握。

记得3月份的流片，是在吸取去年12月份流片的教训基础上的，进行改进的。改掉了新结构的LDO，证明仿真过的东西不一定可靠，尤其是对于工作于亚阈值状态的电路，很小的工艺偏差带来的可能是灾难性的后果，发现什么都不稳定，因为稳压电路是电路的发动机，它不正确，啥都不能正常工作。现在各种性能要求的LDO还是有很多可以参考的，不要随便尝试新电路。3月份的流片总体还是成功的，虽然有一些人为的低级失误让人苦笑不得。一开始测试很顺利，低功耗LDO工作正常以后，升压电路改掉了之前的错误也正常工作。之后就因为失误，没这么顺利了。第一个错误是LDO的版本错误，使得一个IP需要外部提供稳压---------版本对照很重要；另一个错误是高压PAD摆放有问题，导致了版图中的软连接，直接导致一些预设的测试方案不能实施-------LVS 软连接也是需要排除的。

6月份的流片主要是射频电路的流片。这里主要分为两个部分，一个是芯片和FPGA测试，一个是芯片和芯片测试。芯片和fpga测试的时候发现2个问题，芯片的输入输出和fpga的电压不匹配，而且其中一个芯片的IO类型用的不对，用了模拟IO直接导致像CLK这种信号没有驱动能力，还有就是射频头的IO类型错误导致改变了原来的电路性能。这些错误有些是由于设计时对后期的测试环境部了解造成的，不清楚需要什么电压。这些错误的排查方法，需要对电路的驱动能力有一个充分的理解，二是需要目测PAD是否有错误，最全面的方法就是做后仿来进行电路验证。感觉对于电平敏感的信号，如POR,CLK等，有可能的话在版图上预留一两个inv，以便不时之需。还有关于PAD的设计，有可能的话把输入输出信号线换成顶层金属，有时候FIB还是需要的。6月份测试，因为是射频的原因，它对环境的要求还是比较高的，因此连线的时候需要尽量短，对于天线的选择也有一定的要求。

在测试方案的设计时，很多时候需要对一个信号既能够输出监测，又能够从外面施加信号，而且有从内部输入和外部输入的选择控制，这里可以用一些逻辑组合来实现。同时最终版图上放几组逻辑器件的版图，在成品流片的时候是很有帮助的。

测试时候，对于一个阶段性的测试结果，需要进行详细的记录，因为有些测试成功需要很苛刻的激励，这没有详细记录，后期很可能就不能回忆起来原始环境的搭建。测试连线的时候，连接时最好用不同的线，这是一个小动作，却可以节省很多辨认信号的时间。

对芯片的打标也非常重要，哪个芯片什么功能，需要做详细记录。

对于ESD打坏或者芯片损坏的原因，在常规化同样的操作下如果重复发生，则需要先停止分析原因，这时需要特别注意ESD，优化测试环境，注意芯片的拿取方式，减小损坏。

对于一个成品的流片，有时候多画一些测试PAD，可以在最终封装时不封就可以了，比如重要的稳压输出，重要的时钟测试输出等。

暂时归纳到这里吧，下次想到了再写。