日志

jitter issue

热度 17已有 1528 次阅读| 2023-6-28 17:32 |个人分类:sdm-adc的问题|系统分类:芯片设计| jitter, phsase, noise, adc, sdm, noise, adc

1. pll仿真和测试的都是period jitter，adc designer定义的都是abs jitter，这里面存在gap，需要作转换。

2. “1”中pll的jitter分为sync jitter和 cumulative jitter，两者转换为abs jitter的系数不同；

3. jitter的频域->相噪，它的频谱特性不同，对adc性能的影响不同；（adc对特定频域的phase noise敏感）

4. adc结构不同，jitter影响不同，如sar主要是sampling noise而CT-sdm则是idac jitter引入噪声。

抛砖引玉，在adc的设计中既要充分考虑jitter的影响，又要明确 abs jitter和period jitter的维度区别，避免pll over design。

回复 kuxuanxinzai 2025-2-20 08:49: 老铁， pll仿真和测试的都是period jitter 这个表述不太准确，测试测的是相躁，准确的说是单边带的相躁，积分起来以后是rms jitter 。 period jitter 要早相躁曲线乘以（1-z^-1）以后再积分，这个差别还是很大的。

回复 hebut_wolf 2025-4-12 10:52: kuxuanxinzai: 老铁， pll仿真和测试的都是period jitter 这个表述不太准确，测试测的是相躁，准确的说是单边带的相躁，积分起来以后是rms jitter 。 period jitter 要早相 ...
确实，我搞错了
对于采样jitter来说，pll的jitter和采样jitter都是abs rms jitter；
对于sdm adc的idac来说，是period jitter，这个我一直弄混了感谢！