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高速电路中mom电容是否要用m1-layout问题

热度 29已有 1990 次阅读| 2023-6-7 17:31 |个人分类:sdm-adc|系统分类:芯片设计| layout, 高速电路, 寄生

    First,由于m1对sub的寄生电容(square)比M1-M2间的寄生电容(square)还大,高速电路避免使用M1层做mom。特别是积分电容和采样电容。

    但是,基于成本的考虑大面积的积分电容和采样电容还是会用M1,此时有两个选择1:加NT_N层,使得寄生电容和vss之间产生大电阻;2. 放在NWELL或PWLL中; 显然“2”只能使寄生电容耦合干净些的电源-地,不能减小寄生电容的影响(比如setup)。

    Second,在高速电路中,禁止使用M2走线似乎是必然的,因为M2“看到”很多M1,寄生很大。正确的做法是跳至M3走线。

    Third,当高速信号线“路过”(十字交叉或平行)相邻层走线时,layout也应做修改,最好将次要信号改至次相邻层或更远。

    Finally,同层走线间的寄生也应注意,除了模拟信号,时钟信号的电容也应做到最小(高频时钟,如1GHz左右的时钟)。


    以上是我总结的高速adc(sar和sdm)的一些layout问题。


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发表评论 评论 (11 个评论)

回复 黄17141213013 2023-6-12 13:54
请教一下,为什么加NT_N层,会使得寄生电容和vss之间产生大电阻??
回复 hebut_wolf 2023-6-13 13:48
黄17141213013: 请教一下,为什么加NT_N层,会使得寄生电容和vss之间产生大电阻??
NT_N层会降低衬底的掺杂浓度
回复 Curacao 2023-6-16 09:33
顺着楼上的问题问一下,寄生电容串联个NT_N的衬底电阻如何使得寄生电容变小?
回复 黄17141213013 2023-6-16 10:09
NT_N不是一个本征半导体,没有掺杂吗?
回复 hebut_wolf 2023-6-16 11:28
Curacao: 顺着楼上的问题问一下,寄生电容串联个NT_N的衬底电阻如何使得寄生电容变小?
寄生电容没变,但是串了一个大电阻,所以电容的影响变弱了
回复 hebut_wolf 2023-6-16 11:30
黄17141213013: NT_N不是一个本征半导体,没有掺杂吗?
这个问题我不清楚,之前我了解的只是掺杂浓度变低,不会有本征那么大阻抗。
回复 黄17141213013 2023-6-16 13:59
这个会引导MASK 阱注入不要在这里开窗,所以就是一个本征的
回复 hebut_wolf 2023-6-16 14:02
黄17141213013: 这个会引导MASK 阱注入不要在这里开窗,所以就是一个本征的
嗯 我研究一下 多谢!
回复 Curacao 2023-6-20 09:30
黄17141213013: NT_N不是一个本征半导体,没有掺杂吗?
我i的理解是本征就是因为没有参杂,所以电阻率会比较大,而参杂后的wafer表面,由于电子空穴的增多,所以电阻率会极大下降。
回复 Curacao 2023-6-20 09:32
hebut_wolf: 寄生电容没变,但是串了一个大电阻,所以电容的影响变弱了
哈哈,这个可以具体说一说吗,才疏学浅不是很懂
回复 hebut_wolf 2023-6-20 15:28
可以想象一个极端情况———串联电阻无穷大,就是悬空,这个时候寄生电容就没影响了。
一般的情况下,电阻越大寄生电容需要充电的电荷量越少。

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