热度 10已有 1512 次阅读| 2020-9-27 19:51 |系统分类:芯片设计
1. System Verilog对经典的reg数据类型进行了改进，使得它除了作为一个变量以外，还可以被连续赋值，门单元和模块所驱动。
任何使用wire的地方均可以使用logic，但要求logic不能有多个结构性的驱动，例如在对双向总线建模的时候就不能采用logic。
由于logic类型只能有一个驱动，所以把所有的信号都声明为logic而不是reg或wire, 如果存在多个驱动，那么编译时就会报错。
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