时序分析基础知识（一）

一、    时钟的时序特性

时钟的时序特性主要分为时钟偏斜（skew），时钟抖动（Jitter）和占空比时钟（Duty Cycle）三点。对于低速设计，基本上不用考虑这些特性，但随着高速时代的到来，由于时钟本身所造成的时序问题的现象越来越普遍，因此有必要关注高速时钟本身的时序特性。

·时钟偏斜（Skew）

由于时钟线长度及负载不同，时钟信号到达各个时序单元的时间不同，产生的时钟相位不一致的现象成为时钟偏斜（Skew）。

两条时钟路径的长度不同是照成时钟抖动的原因，如下图所示。

图1 时钟偏斜示意图

为了消除该类现象的发生，在FPGA的设计中，主要时钟信号应该走全局时钟网络，该网络采用全铜工艺和树状结构，并设计了专用的时钟缓冲和驱动网络，到所有的CLB、I/O单元和Ram块的偏移非常小，可以忽略不记。

·时钟抖动（Jitter）

时钟抖动是指时钟边沿的输出位置和理想情况存在一定误差的现象。

·时钟占空比失真（Duty Cycle Distortion，DCD）

时钟占空比失真即时钟不对称性，是指时钟在传输过程中由于变形、延时等原因，脉冲宽度发生变化，使有脉冲和无脉冲的持续时间的比例发生变化的一种现象。

·时钟建立时间（ Clock Setup Time，tsu）

所谓时钟建立时间是指触发器时钟信号上升沿到来之前，要想正确采样数据，数据和使能信号已经准备好的最小时间间隔。如图2所示：

定义公式为 tsu = Data Delay – Clock Delay + Micro tsu

图2  时钟建立时间示意图

注：Micro tsu是指触发器内部的固有建立时间，时触发器的固有属性，典型值一般小于1ns。

·时钟保持时间（ Clock Hold Time，tH）

所谓时钟保持时间是指触发器的时钟信号上升沿到来以后，能保证数据和使能信号被正确采样的最小稳定时间。用tH表示。

定义的公式为： tH= Clock Delay – Data Delay + Micro tH

图3时钟保持时间示意图

注：其中Micro tH是指寄存器内部的固有保持时间，同样是寄存器的一个固有参数，典型值小于1～2ns。

·亚稳态

触发器的建立时间或保持时间不满足，就会发生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间内处于不确定的状态。在这段时间内Q端产生毛刺并不断振荡，最终固定在某一电压值，此电压值并不一定等于原来数据输入端D的数值，这段时间成为决断时间（Resolution time），经过Resolution time之后Q端将稳定到0或1，但究竟是0还是1是随机的，与输入端没有必然的关系。如图4所示。

亚稳态的主要危害是破坏系统的稳定性，导致逻辑误判，严重时甚至导致系统崩溃。

图4 亚稳态产生示意图

在单时钟设计中只要满足最高频率要求就不会产生亚稳态，在异步时钟设计中，由于时钟异步，亚稳态不可避免，因此设计的电路首先要减少亚稳态导致的错误，其次是使系统对产生的错误不敏感，前者要靠同步设计来实现，如使用RAM交换时钟，后者可以采用两级寄存器采样减少亚稳态传播的概率，基本原理是即使第一个触发器输出存在亚稳态，经过一个CLK周期后，第二个触发器D端点评仍不稳定的概率非常小，因此第二个触发器输出端Q端基本上不会产生亚稳态。但并不能保证第二级输出地稳定电平时正确的。如图5所示。

图5 两级寄存器采样降低亚稳态概率

·时钟输出延时（Clock to Output Delay，tco）

时钟有效沿导数据有效地最大时间间隔，用tco表示，如图6所示。

图6时钟输出时延 tco示意图

tco ＝ Clock Delay + Micro tco + Data Delay

注：其中 Micor tco也是一个寄存器的固有属性，指的是寄存器相应时钟有效沿，将数据送到输出端口的内部延时时间参数，典型值一般小于1ns。

二、    FPGA设计的基本时序路径（Timing Paths）

在高速同步设计中，时序决定了一切，要求所有的时序路径延迟必须在约束限制的时钟周期内，因此首先要分析基本时序路径，有助于设计者快速、准确计算时序裕量，使系统稳定工作。以下是Xilinx提倡的几种常用的基本路径，如图7所示。   

图7 静态时序分析基本路径

STA的四类基本时序电路为：

（1）输入端口到触发器数据D段

（2）触发器的时钟CLK端到触发器的数据D端

（3）从触发器的时钟CLK端到输出端口

（4）从输入端口到输出端口

·Clock-to-Setup路径

    Clock-to-Setup路径从触发器的输入端开始，结束于下一级触发器、锁存器或者RAM的输入端，

    该路径包括了触发器内部Clk-to-Q的延迟，触发器之间由组合逻辑造成的延迟以及目标触发器的建立时间，其延迟是下一个时钟沿到来之前中间组合逻辑和布线的最大延迟。Clock-to-Setup时间可以通过周期约束文件中的周期约束来限制，如图8所示。

图8  Clock-to-Setup路径示意图

图9  Clock-to-Setup示意图

注意当源触发器和目标触发器的驱动时钟不同，且时钟的占空比不是50%时，Clock-to-Setup路径被限制为两个时钟高低电平中最短的那一段，如图9所示的两种情况。如果源目的触发器使用不同的时钟网络驱动，则要求目标触发器的时钟周期必须大于Clock-to-Setup路径延时，且将其作为允许的最大延时值。

以上参考timing analyzer guide中的Chapter 2：Source and destination flip-flops can be clocked by the same clock on different clock edges. In these cases, the path delay limits the minimum clock high or clock low time as shown in the following two figures.

·Clock-to-Pad路径

  Clock-to-Setup路径从寄存器或锁存器的时钟输入端开始终止于芯片的输出管脚，中间经过了触发器输出端以及所有的组合逻辑，如图10所示。It includes the clock-to-Q delay of the flip-flop and the path delay from that flip-flop to the chip output. The clock-to-pad path time is the maximum time required for the data to leave the source flip-flop, travel through logic and routing, and leave the chip. When using the OFFSET constraint, the clock path is also used in the path delay. The following figure illustrates a clock to-pad path, along with a timing diagram describing the path.

图10  Clock-to-Setup路径示意

Clock-to-pad paths also trace through the enable inputs  of  tristate controlled pads, as shown in the next figure.

图11 Through Tristate Controlled Pads

Clock-to-pad paths do not propagate from the Q output of a flip-flop

through the clock of another flip-flop or asynchronous Set and Reset

input as shown in the following figure. These paths are also broken at

bidirectional pins.

图12 Clock-to-Pad Path Broken Through Set/Reset Inputs

Point：Paths Ending at Clock Pin of Flip-Flops

A clock input path starts at a chip input or output. It propagates

through any number of levels of combinatorial logic and ends at any

clock pin on a flip-flip or latch enable. These paths do not propagate

through flip-flops. The clock input path time is the maximum time required for the signal to arrive at the flip-flop clock input. Clock input paths help to determine system-level design timing. The clock input time is the maximum time only; the Timing Analyzer currently does not calculate minimum clock times.The next figure shows a clock input path.

图13 Paths Ending at Clock Pin of Flip-Flops

Setup to Clock at the Pad

A setup-to-clock-at-the-pad path starts at an input pad, propagates through input buffers and any number of levels of combinatorial logic, and ends at a flip-flop D/T input, which includes the receiving flip-flop’s tSU. This path does not propagate through flip-flops and is also broken at bidirectional pins.

This delay reports tSU for data inputs relative to global or product term clock inputs. It is calculated according to the following formula for global and product term clocks.

tSU = Pad to Setup - Path Ending at Clock Pin of Flip-Flop

Global clock paths start at global clock pads, propagate through global clock buffers and end at a flip-flop clock pin. Product term clock paths start at input pads, propagate through a single level of logic implemented in a clock product term, and end at the flip-flop clock pin. All three clock-at-the-pad paths are shown in the next figure.

图14 Setup-to-Clock-at-the-Pad Path

·Pad-to-Pad路径

A pad-to-pad path starts at an input pad of the chip, propagates th