日志
FPGA 设计全流程
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FPGA 设计全流程：Modelsim>>Synplify.Pro>>ISE
第一章 Modelsim 编译 Xilinx 库
第二章 调用 Xilinx CORE-Generator
第三章 使用 Synplify.Pro 综合 hdl 和内核
第四章 综合后的项目执行
第五章 不同类型结构的仿真
第一章 Modelsim 编译 Xilinx 库
第二章 调用 Xilinx CORE-Generator
第三章 使用 Synplify.Pro 综合 hdl 和内核
第四章 综合后的项目执行
第五章 不同类型结构的仿真
Xilinx的FPGA设计全流程：Modelsim－》Synplify.Pro－》ISE.rar
(2008-09-06 09:00:53, Size: 214 KB, Downloads: 0)
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