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使用verilog进行奇数分频

已有 1758 次阅读| 2011-12-8 19:19

    以前是做FPGA的，对时钟进行分频都是采用PLL，后来从事IC设计行业后，时钟分频要自己产生，这是我以前没有接触过的，为了自己的记忆，所以将奇数分频的使用方法记下来！
        奇数分频分为两种，第一种是占空比为50%的奇数分频，第二种是占空比不是50%的奇数分频。第一种实现难度较大，而且我也没接触过，所以就不对其进行叙述，只是对占空比不为50%的奇数分频做一描述。
        以三分频为例：
        initial
        begin
                   Clk_Scale <= 2'b11;
        end

        assign Clk_Div = (NextClk_Div == 2'b01) ? 1'b1 : 1'b0;

        always@(posedge Clk)
        begin
                if(Clk_Div )
                              NextClk_Div <= Clk_Scale;
                else
                              NextClk_Div <= NextClk_Div - 2'b01;
        end
        对时钟进行分频在进行数字IC设计占有重要地位，它可以进行与外设进行通信的时钟设置！