经过这么多年的沉淀,systemverilog作为一种同时包含硬件设计和高级验证的语言,越来越走向成熟,之前我一直踌躇,现在是应该张开怀抱接受她的时候了。
1. 各种工具都已经全面支持systemverilog的语法(仅少数语法不支持),包括DC synthesis, Cadence IUS simulator, VCS simulator, Mentor Questasim, Cadence LEC formal Check, Verdi simulator,
2. OVM, VMM两种验证library已经开始流行
ovm cookbook这本书是第一本讲述OVM的教材,面对我这样的门外汉,希望这段时间能够好好的把它学习好,从网上下载了他的source code, 并且也下载了这本教材的配套source code, 希望在2个月之内学习完。
参考网站 http://www.ovmworld.org/