[1]  文件名应如下:" <模块名>.v "。                                                                                (推荐2 )

[2]  只能使用字母数字字符和下划线“_”，第一个字符应该是字母表中的一个字母。                    (法则 )

[3]  不得使用verilog hdl (IEEE 1364)、 SystemVerilog (IEEE 1800)和VHDL

      (IEEE 1076.X)中的保留字。                                                                                      (法则 )                   

[4]  不能使用以“VDD”、“VSS”、“VCC”、“GND”或“VREF”开头的名称(大写或小写)。                   (法则 )

[5]  不要用英文字母的大小写来区分名字(Abc, abc)。                                                                   (法则 )

[6]  不要在主端口名或模块名后面使用' _ '(下划线)，也不要连续使用' _ '。                             (推荐1)

[7]  在名称的末尾添加一个标识符号，以便清楚地标识负逻辑信号的极性(例如“_X”、“_N”)。      (推荐2 )

[8]  实例名基本上应该是模块名。多次使用的实例名应该是“<模块名>_<数量>”。                   (推荐3 )

[9]  在顶层，模块名和端口名应该由16个或更少的字符组成，不应该由大小写字母区分。          (推荐1)

[10] 不要使用与正在使用的asic库相同的实例名或单元名。                                                 (法则 )