随着半导体器件特征尺寸的不断微缩（Scaling），大量的新材料、新技术、新工艺以及新结构在集成电路的设计和制造中不断涌现。本文对近年来在100纳米以下半导体逻辑电路中普遍使用的栅层叠技术（gate stack）进行简要介绍，包括栅氧化层、氧化层的掺杂、掺杂元素的激活以及栅电极生长的集成工艺技术。

　　根据国际半导体技术蓝图（ITRS）的记录与规划，对于每一次半导体晶体管工艺线宽的微缩，总是以每一代技术节点的70％为基准，大致上按照每两年一代的速度推动着产业进步 。从1995年0.35微米的技术时代，历经0.25微米，0.18微米，在2002年进入到0.13微米集成电路的大规模量产。此时，低介电材料及铜线工艺开始在业界引入，并在2004年进入了90纳米量产的领域。然而，新材料、新技术、新工艺的出现也大大增加了研发、制造的成本，使得业界不得不更加重视已有工艺、技术的改进和提升，以适应技术更新的步伐。

　　栅层叠技术

　　从1957年第一只场效应晶体管诞生以来，二氧化硅由于它的杰出性能，诸如：较大的能带宽度（~9eV）、极好的介电强度（~1E7 V/cm）、高电阻率（~1E15 絚m）

、高熔点（1713℃）以及在硅/二氧化硅界面极低的缺陷密度（~1E10 eV-1cm-2），等等，使得它在硅材料体系的MOS器件中统治着栅绝缘层的应用。随着器件速度的不断提升、尺寸的不断微缩，栅绝缘层也随之变得越来越薄，基本上，每一代技术的进步，栅绝缘层相应按照0.75倍的速度在减薄，以满足提升器件性能的需求。但是，当栅绝缘层的物理厚度薄至30埃以下时，基于量子效应的隧穿电流将随物理厚度的减薄而呈现指数级增加。如图1所示，基本上，物理厚度每减小2埃，栅漏电增加10倍。

　　并且，当二氧化硅物理厚度薄至20埃以下时，栅绝缘层的可靠性也很难保证，主要是因为电子在穿越栅绝缘层时产生的缺陷不断积累，造成栅绝缘层抗击穿性能下降。

　　图2给出二氧化硅栅绝缘层随技术更新而减薄的变化趋势以及引入以高介电材料为栅绝缘层的趋势。

　　由图可见，当等效氧化层厚度（EOT）微缩到20埃以下时，微缩的速度明显减慢，同时，以高介电材料为代表的新材料、新工艺、新技术也提上了应用研发的日程。然而，如图1所示，在诸多因素的影响下，先进技术迟迟没有进入大规模量产阶段。其中，与栅层叠技术的出现、应用和发展密切相关。因为栅层叠技术的使用，满足并推动了业界技术更新的要求，从90纳米时代明确起来的栅层叠技术（实际上，在0.13微米就已经建立并开始有人使用），被顺利地推广到65纳米技术的量产，进而延伸向45纳米及其以下的应用研究，并且，栅层叠技术也已经成为高介电材料应用研发的承载平台。

　　栅层叠技术，简单的讲，就是获得被微缩得越来越薄的栅绝缘层的技术。由于本征的二氧化硅已经不能满足90纳米及以下晶体管的技术要求，因此必须对其性能进行改良和提升。通过对二氧化硅进行氮掺杂，可以提升其介电常数，有效地抑制硼元素以及其它杂质地渗透，并且增强其可靠性，降低热电子引起的退化，进而达到降低栅漏电的目的。

　　栅层叠技术的实现

　　首先是生长二氧化硅薄膜作为栅绝缘层，然后利用去耦合的等离子体进行氮元素的掺杂，之后通过高温回火来固化掺入栅绝缘层中的氮，最后在晶圆上沉积多晶硅（Poly）作为栅电极。由于整个栅层叠工艺过程中，晶圆始终处于高真空状态，所以环境的影响可以忽略不计，从而可以获得几埃至十几埃的极薄的、高质量的、可调节的栅绝缘层，从而在100纳米以下工艺集成中被广泛使用。