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system verilog变量类型——logic

已有 2141 次阅读| 2012-8-29 22:11

system verilog在verilog的基础上引入了logic类型，这种类型可以算得上是对reg类型的加强，使得它除了作为一个变量以外，还可以被连续赋值，门单元和模块所驱动。任何使用线网类型的地方均可以使用logic类型，但是与wire不同的是，logic不能有多个驱动，因此，对双向总线建模应该使用wire，而不能用logic。
由于logic只能有单个驱动，因此可以用来查找网单中的漏洞，把所以信号都声明成logic类型，如果出现多个驱动时，编译器会报错，这样可以避免发生不想要的错误。