已有 676 次阅读| 2008-3-31 21:38 |个人分类:体会
在读入文件的时候每次都出现一个错误说没有设定work。应此要在setup文件里面定义 define_design_lib WORK -path ./work
这样的话就可以采用analyze -f verilog **.v
elaborate **
就不会在出现错误了。
还有可能就是你文件名字跟你的module的名字不一样。那dc也不识别。注意 本人在这个问题上也是走了好多弯路 。希望注意。。
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