1:对于PAD,VDD尽量靠上方便某些数字电路的直接连接;

2:Create Multiple Path:

    contact:Begin offset:OD起始边缘到最近的CO的间距

            End offset:OD末端边缘到最近的CO的间距

    separation:co边缘到OD的间距

3:高频信号线,mos管的开启时间较长,功耗偏高,电地需要强连接;

    高频线也不代表线越细越好,最好比对寄生电容电阻的影响大小后确认线宽 

4:电路中有较大电流时,为了通过EMIR,尽量避免该线与Guard ring连接

5:Create PR boundry:(pr指 place and route)导出lef时边界定位

6:Stretch Handle和via shape:打开后可以直接调节mos管上通孔和m1,不能在敏感区域使用.由于EM问题,22nm及以下不得使用;

7:电路中存在连续的buffer,为的是间位放置以不断驱动信号,亦可减小天线比例;

8:不得使用poly进行走线,方阻过大;

  不得使用单M1走电地,M1偏薄,方阻大;

9:空间允许的情况下,保持较粗的线的pitch一致;

10:空间越小,WPE影响越大;

11:NWELL亦称作N岛,因此为了避免可能的工艺偏差,小NWELL尽可能地扩大面积;

   尽可能地将同电位PMOS放在一起构成一个大的NWELL,同时保证敏感区域处在偏中间的位置,这样可以完全杜绝WPE对敏感器件的影响;

12:可以的话每个IP外围的两圈Guardring多叠几层金属(心安?),每个IP的Guard ring都不要贴着prboundry,保留一定的间距,避免后端添加器件时出现DRC问题;

13:BJT的噪声很大,与附近的mos管需要尽可能地保持16u及以上的间距(cap之类的除外);

14:对延时有高要求的的电路,电地的布局,与衬底或下层金属的寄生电容会对高精延时有很大的影响;

15:EMIR未通过,除了加粗金属线外,可以参考Design Rule,使用短金属效应消除EM;考虑通流能力,需要将芯片的最高温情况考虑,一般考虑shrink需要*0.9,再额外*温度对通流衰减的影响;

16:calibredrv可以对gds进行查看,在layer栏,可以load calibre.drc使mask layer name显示(lvl的话需要在mapping栏load layermap);

17:画线的时候按空格可以选层跳线(可以额外通过Windows->Assistants->Wire Assistant设置线宽

   shift+ctrl+X同时绘制多条线

   ctrl+S对选中的线进行一段蛇形线调整

   Y在FIB阶段非常方便