通常来说pipelined ADC的每个子级需要一个SHA(sample/hold Amplifier)来对上一级的残差进行采样，但是在典型的运放共享的结构中，这个SHA往往花费了20%-30%的总体功耗[1](大的负载及带宽要求)，同时由于它存在于每个子级的最前端，其非线性和噪声会经过后面的流水级逐级放大，这也极大程度影响整个ADC的非线性及动态范围，因此实际上现如今pipelined ADC的架构往往采用无采样保持(SHA-less)结构，此方法由文献[2]提出，采用此方法的其中一个的电路架构如下图所示[3]。

       可以看到，此结构移除了SHA来实现实现低功耗设计，上面为一个开关电容运算放大器实现的MDAC，下面为子ADC，比较器为离散时间的开关电容比较器。图中给出了时序图，我们简单说明一下工作时序，在φ1高电平，MDAC和比较器同时对输入进行采样，同时φ1p也为高电平使得输入端保持为共模电平，φ1p先断开以消除开关的沟道电荷注入效应(Razavi书中有解释，注意反相输入节点浮空)，随后φ2控制开关闭合，比较器开始工作，预放大器建立起一定的差分电压送至latch，φ2_DELAY_B为复位时钟，在φ2为高电平后留出预放大器的延迟时间，随后φ2_DELAY_B变为低电平，latch进入锁存建立阶段，通过快速正反馈将差分输入放大并锁存，编码后输出至MDAC的控制开关。

       这种结构依然存在一些弊端， MDAC和子ADC的信号输入路径可能存在不匹配，也就是开关的RC时间常数的不匹配，导致在输入频率很高时，可能导致采样的信号存在很大的差异(孔径误差)[2]，这个问题可以通过在MDAC和比较器的采样端使用相同的拓扑结构并合理设计采样开关的宽长比来实现RC时间常数的匹配，第二就是速度受限[1]，通过上面的时序分析也看到在采样相和放大相之间存在一个额外的比较时间，只有比较器的输出建立完成之后MDAC的开关才会拨到正确的参考电压完成运算，这个问题可以通过将采样相分为两段，在第二段进行比较来实现。一种将采样相分段的结构及时序如下图所示[4]。

Reference

[1] B. Lee, B. Min, G. Manganaro and J. W. Valvano, "A 14-b 100-MS/s Pipelined ADC With a Merged SHA and First MDAC," in IEEE Journal of Solid-State Circuits, vol. 43, no. 12, pp. 2613-2619, Dec. 2008, doi: 10.1109/JSSC.2008.2006309.

[2] I. Mehr and L. Singer, "A 55-mW, 10-bit, 10 Msample/s Nyquist rate CMOS ADC," Proceedings of the IEEE 1999 Custom Integrated Circuits Conference (Cat. No.99CH36327), 1999, pp. 113-116, doi: 10.1109/CICC.1999.777254.

[3] S. Devarajan, L. Singer, D. Kelly, S. Decker, A. Kamath and P. Wilkins, "A 16b 125MS/s 385mW 78.7dB SNR CMOS pipeline ADC," 2009 IEEE International Solid-State Circuits Conference - Digest of Technical Papers, 2009, pp. 86-87,87a, doi: 10.1109/ISSCC.2009.4977320.

[4] 束晨. 一个10位70兆赫兹流水线模数转换器的设计与研究[D].复旦大学,2012.