日志

2021-07-31

已有 328 次阅读| 2021-7-31 11:27 |系统分类:芯片设计

时钟作为FPGA心脏，求稳求准。I. 利用器件的延时产生时钟，例如晶振；II. 铯原子自振钟；III. VCO压控振荡器，例PLL （PLL对输入输出时钟有范围限制） Q1：对低速时钟的2^n分频；

1. 二分频，打一拍；但是不可以用二分频得到的时钟再打一拍得4分频，因为门控时钟无法检查约束。 2. 2^n分频，加法器产生时钟，源时钟与分频时钟的关系16倍以上安全，8倍也可以，4倍理论OK，但需要考虑最差的情况分析。

分频时钟的质量受到源时钟和transtion的影响。

源时钟：分频时钟的jitter绝对值和源时钟的jitter绝对值相等，但是对于分频时钟而言，jitter的累加会出现吊销的情况，经若干个不关注的jitter累加后，分频时钟上的jitter会被改善，即相对值降低，所以时钟会比源时钟更好。

transition: 因为门打开和关闭的时间不同，会影响到占空比。

总：高速时钟分频到低速，占空比会改变，但是分的越低，爬坡时间相对于周期而言，影响越小，指标越好。

Q2: 为什么不用PLL分频低速时钟

1. PLL对输入输出频率有一定要求，一般>20M

2. 低频信号指标易满足，可以用逻辑完成。

Q3: 怎么产生时钟

1. 低速时钟用计数分频，但是要考虑时钟质量，源时钟最好是目标时钟的16倍及以上。

2. 高速时钟用PLL产生。