该笔记由Savas Tseng提供

█CORE管为啥不能直接接电源地（DUM管子除外、这里指的是当CORE做电容的时候）

    可靠性方面的考虑，在静电放电情况下，有可能会造成栅氧化层击穿，所以，当gate需要连接到电源或者地上时，使用tieh  或 tiel单元连接

█Finfet工艺 格点要在fin上（2层mask）

█FinFET技术：随着设备尺寸的缩小，在较低的技术节点，例如22nm的，具有在沟道长度，面积，功率和工作电压的缩放比例，短沟道效应开始变得更明显，降低了器件的性能。为了克服这个问题，FinFET就此横空出世。

█LVT：低阈值这种库的漏电流较大，但是延迟较小

█SVT：标准阈值居于两者中间

█HVT：高阈值这种库的漏电流小，但是延迟大（HVT有些工艺可能会对多加一层掩膜）

█在关键路径上最好用LVT的库，考虑到降低功耗，最好用HVT的库

█DMEXCL   metal dum       BLK

█DVIAEXCL  via dum         BLK

█INDDMY    电感metal dum  BLK

█Native管子（有效隔离噪声？）通过NTN不生成阱，只能做在衬底上，衬底掺杂浓度低，载流子少，电阻就大，噪声什么的就不容易进来。噪声也是信号，也是要通过载流子的流动才能搞事情。.

█Latchup 原理及解决方法

    Latch up最易产生在易受外部干扰的I/O电路处，也偶尔发生在内部电路。

    Latch up是指cmos晶片中，在电源power VDD和GND之间由于寄生的PNP和NPN双极性BJT（Bipolar Junction Transistor）相互影响而产生的低阻抗通路，它的存在会使VDD和GND之间产生大电流。随着IC制造工艺的发展，封装密度和集成度越来越高，产生Latch up的可能性会越来越大。

    Latch up产生的过度电流量可能 会使芯片产生永久性的破坏。

█Latch up的原理分析：

    Q1为垂直PNP BJT，基极（B）是nwell，基极到集电极（C）的增益可达数百倍。

    Q2是一侧面式NPN BJT，基极为p_sub，到集电极的增益可达数十倍。

    Rwell是nwell的寄生电阻；Rsub是substrate的寄生电阻。

    以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态。集电极电流是集电极（C）到基极（B）的反向漏电流构成，电流增益非常小，此时latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND之间形成低阻抗通路，latch up产生。

█产生Latchup的具体原因

    ①　芯片一开始工作时VDD变化，导致nwell和p_sub间寄生电容中产生足够的电流，当VDD变化率大到一定地步，会引起latch up。

    ②　当I/O信号变化超出VDD——GND的范围里，有大电流在芯片中产生，也会导致SCR的触发。

    ③　ESD静电加压，可能会从保护电路中引入少量带电载子到well或sub中，也会引起SCR触发。

    ④　当很多驱动器同时动作，负载过大，使power和gnd突然变化，也有可能打开SCR的一个BJT。

    ⑤　Well侧面漏电流过大。

█防止Latchup的方法

    ①　在sub上改变金属的掺杂，降低BJT的增益。

    ②　避免source和drain的正向偏压。

    ③　增加一个轻掺杂的layer在重掺杂的sub上，阻止侧面电流从垂直BJT到低阻sub上的通路。

    ④　使用guard ring：P+ ring环绕nmos，并接GND。N+ ring环绕pmos，并接VDD。一方面可以降低Rwell和Rsub阻值，另一方面可阻止载子到达BJT的基极。如果可能，可再增加两圈ring。

    ⑤　Sub contact和well contact应尽量靠近source，以降低Rwell和Rsub的阻值。

    ⑥　使nmos尽量靠近GND，pmos尽量靠近VDD，保持足够的距离在pmos和nmos之间降低引发SCR的可能。

    ⑦　除I/O处需要采取防latch up的措施外，凡接I/O的内部mos也应圈guard ring。

    ⑧　I/O处尽量不使用pmos（nwell）

    ⑨　另外，对于电路较复杂的版图，例如LCD driver等有升压的电路，在启动之间，很多电压都是不定的，这样更容易引起latch up的可能，这时，可以在P、N器件之间，插入更深的well或埋层。

█Power clamp作用：

    钳位和泄放ESD电流。

    当然越多越好，关键是位置要放对。

█高频就意味着RC小，寄生电容不能大，电阻小，所以一般用高层。具体值还要通过后仿真。减少跳线是因为跳线会带来电阻的不一致，信号会出现断点，不连续，毛刺。

█p+环，和N+环，和衬底相同的就是多子，反之就是少子。

█STI效应影响管子的阈值电压Vth和驱动电流Id，而PMOS的Id随OD长度增大而减小，NMOS的Id随OD长度的增大而增大，（当然，OD长到一定程度后,Id趋于饱和，开始保持不变）所以，PMOS管的OD共用、NMOS管的拆分，会在一定程度上降低管子的驱动电流，管子不需要那么高的电流就可以驱动工作了，电路的性能就变好了。

█加DNW就是将RW和大衬底分隔开，独立出一个单独的衬底区域，可以提供单独的电位（比如说自偏管），加DNW的主要作用是隔离低频噪声，噪声频率越高，DNW的隔离作用越小。对于产生噪声的模块，加DNW可以抑制噪声的传播。同理，对噪声敏感的模块可以通过加DNW来隔离噪声