日志
20200903 DC学习1
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DC:RTL一Netlist
需要:RTL +工艺库+约束
步骤:Translate RTL & constrain一>GTECH一>Optimize +Map一>Save
WLM :线负载模型，将负载等效成RC模型，得延迟信息，延迟信息包括互联线延迟和基本单元延迟，所以有误差。
命令:design_vision(局部电路）
dc_shell（启动）
dc_shell -topo -f run.tcl | tee -i run.log(打开拓扑结构运行脚本，并显示运行结果）
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