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已有 2337 次阅读| 2020-5-25 15:00 |个人分类:未整理|系统分类:芯片设计

TMR主题TMR磁开关传感器是一种高灵敏度、高频响、超低功耗和高精度的磁触发数字开关，集成了采用高精度推挽式半桥TMR磁传感器和CMOS集成电路，能将变化的磁场信号转化为数字电压信号输出。

TMR开关传感器通过内部电压稳压器来提供温度补偿电源，并允许宽的工作电压范围。TMR开关传感器以低电压工作、极高响应频率、微安级的供电电流、宽的工作温度范围和高ESD耐压成为众多开关类应用的理想选择。

TMR磁开关传感器的典型优势：

-是一种固态开关，没有可移动的部件

-多维科技的TMR磁开关包括单极、推挽式双极锁存以及全极输出三种类型

-高灵敏度：灵敏度最高可达到2Gs，允许使用更小的磁铁或者更大的工作间隙，便于安装

-超低功耗：连续供电工作状态下，功耗低至1.5uA@3V

-宽工作电压范围：1.8～5.5V

-优秀的温度特性：工作温度范围宽，-40-150℃

-高频率响应：最高可达5kHz

-抗强磁干扰：3000Gs

-小型封装：SOT23-3、TO92、LGA

随着技术的日益进步，磁阻技术得到了很好的商业化发展，干簧管已经不再是磁力开关的唯一选择。对于寻找干簧管替代方案以增加开关灵敏度、减小开关尺寸、提高开关质量和耐用性、并最大限度延长电池寿命的设计工程师来说，新型隧道磁阻（TMR）技术能够为他们提供微安级（uA）的开关功耗，同时还具有高灵敏度的特性，具有更高的性价比。*关于输入输出阻抗和大小信号的关系：输入阻抗可以用小信号法求。输出阻抗稍微复杂一点。输出阻抗有不同的概念。对于输出阻抗：用小信号法分析的时候，如果输入信号固定，从输出端看进去，可以等效成一个电压源串联一个阻抗。此时，若负载阻抗与这个串联的阻抗匹配，则负载上的功率最大。按这种概念，称这个阻抗为输出阻抗。但还有另一种算法：输入信号不固定，而是尽量加大幅度，使输出电压和电流都达到线性范围的极限。以达到最大功率。在负载阻抗不同的时候，用这种方法可以达到的最大功率是不同的。选一个可以达到的最大功率最大的负载阻抗，这又是另一个概念下的“输出阻抗”。一般的功率放大器如扩音器，通常说的输出阻抗是后一个概念的。它和小信号分析时所得的输出阻抗有所不同。它主要取决于末级器件的线性区域的形状和宽度。前一个概念的阻抗匹配，是小信号时整体功率放大倍数最大；后一个概念是：末级器件的线性范围的限制，在此负载下，极限的功率最大。

mos管中，如果vi1与Vi2变化方向相同且小，dv不会降临在VGS上，因为VGS与Iss有关，Iss不变，则VGS不变，而是会改变Vp

连续扫描变化的自变量：ADE口的tools-Parametric Analysisro是器件的小信号参数，需要跑一个DC仿真，然后在Results-Annotate-DC Operating Pointssvt是标准阈值电压，hvt是高阈值电压pch_io_iso_1p8v_6t中的iso表示用来包围里面的阱，6t表示6个串联，一般用iso的都是接pad点的mos管调管子时，gm/id是个重要的参数，电流镜保持5～10倍，input pair关于虚短虚断的原理：虚短路：一般的运放压增益是80dB ，也就是说电压增益10000倍，比如一个正负6v的运放，就算他摆幅是10v，那么10V/10000=1mV ，就是说两个正负输入端之间电压差最多也就相差1mV（相差很小），这样可以近似的认为正负输入端点位一样。那么就相当于两端短路了。虚断路：一般运算放大的两个输端的阻抗很大（cmos运放是无穷大），所以输入的电流很小（cmos运放电流认为是0）就近似认为两个输入端为开路，这就是虚断路。

一个理想的运放模型：增益无穷大，输入阻抗无穷大。所以两输入端就是断路，正负输入端之间就是短路。拉扎维书上有讲cascode噪声分析，个人理解是你第二级贡献的等效输入噪声要除以第一级的增益的平方倍，相对于第一级贡献的微不足道，可以忽略，还有一种理解就是把第一级看成电流源和电阻的并联，对于一个源级带有电阻的单级放大电路，源级电阻贡献的噪声比mos本身的噪声要大"想请教一下为什么斩波技术会降低OTA的带宽呢？"我觉得也可以这么理解，低通滤波器的带宽要比斩波频率低一个量级以上对于失调和1/f噪声才有较好的滤除效果。斩波频率又不能设置得太高，不然功耗大且斩波器的纹波会较多。所以整体的带宽会被低通滤波器限制。@江湖戏子---那毒舌恩，你说的对，记得器件物理上边的描述如下：（MOS衬底接地，栅接Vg，来看沟道形成与否）： 1、耗尽型：栅极偏压加反了，比如P型衬底，该加正向栅压让电子聚集在介质层界面的，却加成了负栅压，使得势垒更高的一种状态。2、弱反型：栅极偏压加对了，但大小上仍然小于Vth，导电沟道还没有形成，但存在少量载流子的状态（P型衬底时，靠近介质层的衬底开始变为N型半导体），沟道两边存在电压差时，有微弱电流。电路设计时，只在超低电源电压和超低功耗时才会考虑。国内基本上很少用到。3、强反型：所加栅压足以形成厚的导电沟道的MOS状态，（比如P衬底靠近介质层的界面形成N+重掺杂型半导体）。

弱反型区域（Vov小于0，不超过-0.1V）即为亚阈值区；而强反型区域，根据Vds的大小，又分为线性区和饱和区。载流子在横向电场作用下，速度会在某一临街值处发生饱和，这只是发生在饱和区的一种现象，一旦超过此临界值，即偏离平方率。也就是说反型的强于弱，与饱和与否之间没有必然的关系，因为一个是纵向电场，一个是横向电场。好像是这样子的，也许只是我们叫得名字不一样吧。弱反型区是亚阈值区，指数率IV特性。不是饱和区。随着反型强度增加，（Vov大于0）管子进入线性区再之后进入平方率饱和区；再然后进入速度饱和，此时沟道长度调制，漏致势垒降低将起主要作用。弱反型片子成功率不高，一般都只用线性区和平方率饱和区吧。仅为个人愚见。

理想情况下，根据电路基础知识，我们知道输出电压从一个电压跃变到另外一个电压，可以通过复频域拉普拉斯变换求解暂态过程的。但是由于实际运放的直流偏置的限制，这种跃变是会受到直流偏置的限制，这样就会先有一个Slew Rate(压摆)过程，然后才能进入接近理想暂态过程。前者就是所谓的大信号压摆率阶段，后者就是小信号带宽阶段，总的建立时间是两者时间之和。

buffer的作用如果此线驱动能力不够，插buffer是增大驱动，从而减少延时；如果此线驱动能力足够，只是主观想让此线延时加大，插入时，会增大延时