• ESD保护电路目的：

• 泄放电流 ，不进入内部电路

• 钳位端口电压降至安全水平

ESD类型

      ESD按照发生阶段主要分为两类：

    1.发生在芯片上PCB板前的过程中（生产 、封装、运输、销售、上板）这类ESD事件完全需要由芯片自己承受。业界对于这类ESD事件进行了分类主要分为三种模型：HBM（Human body Model），MM（Machine Model），CDM（Charged Device Model），SDM（socket device Model），顾名思义HBM模型是仿真人体接触模型（就是憨憨用手直接摸芯片），MM模型仿真机械接触，CDM模型是仿真芯片因为摩擦或者热等原因内部集聚了电荷，然后通过探针或者封装等途径从芯片内部放电到外部，起初CDM模型有两种分类，其中一种是non-socket device Model，是在测试的时候探针直接扎入PAD，而另一种socket device Model是测试的时候把芯片放入一个基座然后探针扎入基座，后来这两种方式的结果差距有些大，就把SDM单独拎出来了。目前还是以MIL-883作为主流标准。


     2.芯片已经在PCB上电工作后发生的ESD事件。这类ESD事件主要包含：接触放电，空气放电，热插拔，浪涌这几种。这类ESD事件普遍能量大，时间久。但是与前一类最大的区别，这类PCB上电后的ESD事件，芯片可以靠外援，通过TVS或者ESD阵列芯片进行泄放，芯片本身在外界的帮助下可以不需要承受静电流。而这类ESD事件的详规主要在IEC61000-4-2和IEC61000-4-5中，目前国内硬件工程师主要解决这方面的ESD事件。


ESD模型
1.HBM模型。
人体放电模型，仿真人体无保护直接接触芯片的情况。

2.MM模型。
仿真的是机械设备接触芯片的情况。


3.CDM模型 ！！！！

这是本期的重点，因为随着IC规模越来越大，ESD失效中CDM的比重正在快速上升，尤其是数-模不同电压域的芯片，更易发生CDM事件。

CDM的场景是芯片因为摩擦或者其它原因在衬底内部集聚了很多电荷，当在封装或者测试时芯片引脚接触到探针后发生的放电事件。CDM放电事件主要会对MOS器件的栅极造成损坏，造成（dielectric failure）。CDM是三种模型中最难处理的情况，放电时间短，电流幅值大。放电路径与HBM和MM有差异。



CDM模型500V折算电流是10.4A。而且CDM的脉冲时间极短，大约~0.3ns达到电流最大值。

HBM，MM，CDM三种属于芯片级ESD事件

系统级ESD事件：空气放电，接触放电，浪涌，热插拔这几种ESD事件

• 系统级ESD事件类别：

1.接触放电：

      实验设备的电极与被测设备直接接触。

2.空气放电：

      实验设备的电极靠近被测设备，由火花对被测设备进行放电。

接触放电和空气放电测试的是仪器设备在使用过程中与另一带电仪器可能发生的静电事件。

3.热插拔：

      在上电情况下，端口或者模块直接断开或连接，保护设备不被过大电流或电压损毁。

4.浪涌：

      具有短上升时间，长衰减时间的电流，电压，功率的瞬态波形。(transient wave of electrical current, voltage or power propagating along a line or a circuit and characterized by a rapid increase followed by a slower decrease)。浪涌测试是验证仪器能否承受雷击或开关通断时产生的短时间的强脉冲。

• 系统级与芯片级异同

1.系统级ESD事件与芯片级ESD事件的异同：

A.芯片级ESD事件主要针对的是发生在芯片上PCB板前的过程中（生产 、封装、运输、销售、上板）这类ESD事件完全需要由芯片自己承受。系统级ESD事件是针对整个系统而言（PCB级），这类ESD事件需要整个系统协同完成。

B.系统级ESD事件的电压电流强度都远强于芯片级。

2.系统级ESD防护设计与芯片级ESD防护设计的异同：

A.芯片级ESD防护与核心电路都是在同一wafer下流片，所以防护能力与工艺是强相关，线宽越小ESD鲁棒性越差，且受foundry工艺影响很大，不同foundry的工艺流程不同，造成ESD设计的互通性很差。芯片级ESD设计更多考验的是工程师对于器件结构与版图的理解，在有限的面积与其它约束下尽可能保证核心电路不在ESD事件中损坏。

B.系统级ESD防护虽然要求更高，但是核心元器件和ESD防护元器件是分立的，可以针对要求采用不同的ESD防护器件。常见的有TVS和ESD阵列防护芯片，工程师在设计过程中可以忽略ESD元器件的工作原理，直接进行黑盒设计而且可替换性强，芯片级ESD防护器件与芯片本身是共生关系，一荣俱荣，一损俱损。而系统级ESD防护元器件与被保护元器件相对独立，相互影响较小。

ESD-NMOS

在芯片级ESD防护中最普遍的器件就是增强型NMOS（下文中的NMOS都是增强型），接下来的几期会浅谈一下NMOS在ESD防护中的作用与设计思路。

目前主流的ESD-NMOS有两大设计思路：GGNMOS（Gate Ground NMOS），GCNMOS（Gate Couple NMOS）。其中GGNMOS最为常见，设计最为简单。但是其巨大的寄生电容使其在serdes与AD-DA等领域应用受限。而GCNMOS与GGNMOS完全是两种工作原理，GCNMOS的应用场景更为广阔，使用更为灵活，且相较于GGNMOS晦涩复杂且玄学的器件级仿真，GCNMOS可以在cadence中进行电路级仿真，使得其在电路设计人员眼中的可靠性大幅提高（GGNMOS也一样靠谱，但是仿不出来结果。。。没法交差。。。。）

GGNMOS与GCNMOS其本质的差异是工作原理的不同，这期就先从GGNMOS讲起。

GGNMOS工作原理：

GGNMOS结构如图所示：栅极接地，整个管子处在常关态，导电沟道关闭。通过调整Drain与P-sub的掺杂浓度与拓扑结构使其Breakdown Voltage位于ESD Design Window内，要高于正常工作电压。在正常工作的情况下整个GGNMOS处于高阻态，并联在PAD与GND轨间，不会影响电路的正常工作状态。当ESD电流从PAD进入IC后，整个回路电压提升，当电压达到Drain(N)/Sub(P)的反偏击穿电压后，器件体内Drain/P-sub会发生雪崩击穿，大量雪崩击穿产生的载流子通过衬底电阻，产生压降。当Vsub-source压降>0.7V后，在器件体内由Drain—Psub—Source构成的NPN寄生三极管完全导通，此时Drain的电位对应TLP曲线中的(Vt1，It1)点，该点电压称为trigger voltage。

当发生trigger后，整个GGNMOS表现出负阻行为，称为snap-back，发生snap-back是由于Drain—Psub—Source构成的NPN寄生三极管导通后，来自source端的漂移载流子数目开始增多，导电机制的变化使得维持相同电流的偏压大幅度降低，器件出现负阻特性。当电压降低到Vh，电流提升到Ih。(Vh，Ih)被称为holding voltage，这一点说明器件中电流基本是由漂移载流子提供，雪崩击穿产生的载流子可忽略不计。此时负阻特性结束，整个器件发生电导调制效应，可以理解为整个器件完全导通，IV特性与电阻相似。随着电压与电流的增加，当达到(Vt2，It2)点，整个器件会发生二次击穿，表明器件烧毁。

总结：ESD电流会造成Drain与衬底P-sub的反偏结击穿，此时器件中以雪崩击穿载流子为主，衬底电阻在雪崩载流子作用下产生偏压，Drain—Psub—Source构成的NPN寄生三极管完全导通，此时电压称为Trigger Voltage表明器件开始发生snap-back特性，导电机制发生转变，当偏移载流子提供所有的电流后，电压会降低，该点的电压称为Holding Voltage，之后器件的电路特性类似于电阻，直至二次击穿，器件损坏。

二次击穿

当漏极电流继续增加，ggNMOS会进入二次击穿（Vt2，It2）状态，二次击穿通常是由NPN的VBE的负温度系数导致的：电流增大温度升高，VBEon减小，NPN电流进一步增大，如此往复，恶性循环导致二次击穿。

二次击穿是热击穿，会对器件造成不可逆的伤害。

正因为ggNMOS中的寄生NPN的存在, 在第一次击穿Vt1时, NPN导通,提升放电能力, 这也就区别开了"体二极管" 和普通 "n+/pwell结二极管"的击穿后放电能力.