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【verilog风格及其与C语言区别问题】

已有 1312 次阅读| 2019-11-27 11:04 |系统分类:嵌入式| FPGA, C语言, 设计, 区别, FPGA

verilog风格及其与C语言区别问题】
C语言是顺序执行,而verilog是并行执行,对于if else 的语言分支,C语言可以只考虑一个分支的优化问题,但是verilog要是优化,就要考虑整体。因为在C语言中,条件不满足的语句就不会执行,但是在Verilog中不管条件是否满足,都会在面积中体现。

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