日志
STA--日志 [2017年10月19日]
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1、为啥setup计算要加上一个T？
当一个clk信号传递过来时，
前级先get到这个时钟沿并成功接收到data信号（reg1/D---reg1/Q）,接下来通过一些logic cell(data path)来到后级reg2/D，等待~
（上述这些值加起来超过了时钟源clk的第一个脉冲到后级ck pin的时间）
此时clk的第一个信号已经经过reg2，所以当第二个clk信号传递过来后，等在reg2/D门后的data信号才被吃进来，所以在检查建立时间setup时，会加上一个脉冲时间，使得check变得有意义~
2、为啥hold不需要加T？
因为第一波数据到达reg2/D的时间点在第一个时钟脉冲到达reg2/CK的时间点之后，所以与不用加T
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