日志

同步状态机的设计

已有 1106 次阅读| 2008-6-5 07:02

注：最近在准备一些材料，买了本<<Digital Design Principles and Practics>>(Fourth Edition)，顺便将有些章节翻译，与大家共享。这本书有中译本，但我没看过。书绝对是经典，尤其是对初学者，与国内的数电书相比好多了。

（以下介绍的状态机设计方法，虽然不完全以FPGA或者ASIC设计为出发点，但还是不可多得的好材料）

以语言描述或者电路规范为起点的同步状态机的设计，与我们前面介绍的同步状态机的分析过程正好相反。

1、根据语言描述或者电路规范写出电路对应的状态表和输出表，对于表中的每一个状态应该给出一个有意义的名字；

2、(可选)对状态表进行优化，以使系统的状态数最小；

3、选择状态变量，使用状态变量的组合给以上以名字给出的状态赋值；

4、用状态变量组合(编码的状态)取代状态表和输出表中的状态名，得到每个状态(编码的状态)的次态；

5、选择状态存储部分使用的触发器类型，通常选择D触发器，通常在设计开始设计者心中已经选定所要使用的触发器类型，但在这一步你还有最后的机会作出修改；

6、构造激励表(Excitation Table)，给出对每一种输入、状态组合为了得到相应次态每个触发器所需要的输入激励。

7、从激励表得到激励方程；

8、从状态表和输出表得到系统的输出方程；

9、画出系统的逻辑图。

（以下给出一个设计实例，让你学习并掌握这一过程）