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日常零碎小知识

已有 144 次阅读| 2019-5-6 19:55 |个人分类:模集日常小知识|系统分类:芯片设计| 模集学习

1,关于MOS管衬底接源极还是VDD/GND?
原帖:弱弱的求教一个问题,对于pmos管,衬底有时候与源级相连,有时候不连,为何啊
http://bbs.eetop.cn/forum.php?mod=viewthread&tid=403272&fromuid=1622169
(出处: ET创芯网论坛(EETOP) )
6#
对于输入对管是pmos,如果把衬底和源电位接在一起,噪声,PSRR,CMRR会比较好,拉扎维P388页有讲;另外,阈值电压会比较低(衬偏效应小),所以输入共模范围可以比较大;也有一点坏处,你需要一个单独的n阱,因为你这个pmos的衬底并非最高电位VDD,当然不能与其它pmos放一个阱里,要多点面积(其实也不在乎这点面积了)。
如果衬底接VDD,就没有上述的优点了,当然用一个n阱就可以了。一般要求不高的就这样接(高压工艺可能会有变化)。


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发表评论 评论 (3 个评论)

回复 zgezi 2019-7-18 15:37
2,网表的写法:
简单的电路用手写就可以了(看看网表的基本写法就可以写出来了),保存成.sp格式的文件,如果想用软件的话,在pc上可以用workview、orcad等,如果在linux系统下,可以用cadence composer、laker adp等
回复 zgezi 2019-7-19 16:54
3、带宽以内和五倍左右的零极点才是关心的
回复 zgezi 2019-8-12 08:40
3、verilogA与verilogAMS:
简单地讲,如果不需要做数模混合仿真,只是用代码描述电路,或者写激励文件,那么veriloga更方便些。因为在cadence里,spectre可以直接仿真veriloga文件。这样跟其它模拟电路混合仿真的时候,不需要额外的设置仿真器。
verilogams仿真需要额外的设置,有别于一般的模拟仿真。但如果要进行数模混合仿真,那也只能用它了。此外,verilogams里面也有verilog的命令,例如task,这在编写测试激励文件的时候,便于封装测试项,可以在主程序中按照需求调用

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