1：与C语言的一些区别：
	verilog语言是一门硬件描述语言，在许多方面继承了C语言中的一些操作符和结构；verilog执行不像C语言是顺序执行的，它的语句是同时执行的，是一种并行结构；verilog中也进行调用，但是它是基于模块的调用，调用同一个模块必须采用不同的名字；
2：verilog中的模块
	模块是verilog语言的基本描述单位，对一个设计的功能结构进行描述以及其他模块的通信端口。一个设计可以通过连续赋值语句（数据流行为）为描述和过程结构（时序行为）描述。
module verlog_hy( post_list)
	Declarations: reg 、parameter、wire 
	Statements: 
	initial statement
	always statement
	module instantiation
	Continuous assignment 
	
endmodule
Declarations:一般是寄存器、参数、变量、线网等，这些声明可以放在任何部分，但是声明必须在使用前声明，在实际中一般统一都放在语句前面。
Statements:开始语句、alway语句、一些模块的实例化、连续赋值语句等。
在一个模块中其描述方式有数据流方式、行为方式、结构方式，在实际设计中可以是这3中方式的任意组合。
3：verilog中的时延
 简单的说就是对语句进行一定的延时，像assign #2 hy_01=hy_02,表是经过2个时间单位才会执行，将hy_02赋值给hy_01,assign是连续赋值语句，语句右边的表达式无论何时发生变化都会重新进行计算，在指定延时后将其赋值给左边的线网变量。其中时间单位的确定通过 'timescale(time unit)/(time accuracy)来确定，如'timescale 1ns/100p表示时间单位为1ns'，时间精度为100ps，所以#2表示的是2ns。
数据流描述：在一个设计中采用连续赋值语句描述数据流，即assign，一般用法：assign L_expression=R_espression。
行为描述方式：在verilog语言中行为描述的结构有：
	initial：此结构中语句只执行一次
	always:结构中的语句总是执行（当敏感信号一发生就会执行结构内的语句）。
结构化描述语言：verilog中的一些内置语言构成和用户自行设计的一些结构模块；如：内置门原语、开关级原语、用户定义的原语、模块实例。
4：verilog语言要素
 基本值：
	0：逻辑0或“假”
	1：逻辑1或“真”
	X：不定状态
	Z:高阻态
	其中在语句中X和Z是不区分大小
备注：verilog中语言其他的语言基本要素跟c语言差不多，在此不做介绍。