Using A Register Model 

       一旦集成，测试平台用户就会使用寄存器模型来使用序列或通过分析组件（如记分板和功能覆盖率监视器）创建激励。
       寄存器模型旨在使编写可重用的sequence更容易，这些sequence访问硬件寄存器和存储器区域。组织模型数据结构以反映DUT层次结构，这使得在硬件块，存储器，寄存器和域方面编写抽象和可重用的激励更容易，而不是在较低位模式的抽象级别上工作。该模型包含许多访问methods，这些methods用于读取和写入寄存器。这些methods导致通用寄存器事务转换为目标总线上的事务。
       UVM包包含一个内置测试sequence库，可用于执行大多数基本寄存器和内存测试，例如检查寄存器复位值和检查寄存器和存储器数据路径。可以使用寄存器属性禁用寄存器或存储器映射中不相关的那些区域的这些测试。
       一种常见的激励形式称为配置。这是当可编程DUT的寄存器设置为支持特定操作模式时。寄存器模型可以支持自动配置，该过程通过这种过程强制寄存器模型的内容进入表示使用约束随机化的设备配置然后传输到DUT的状态。
       寄存器模型支持前门和后门访问DUT寄存器。前门访问使用测试平台中的总线agent，寄存器访问使用正常的总线传输协议。后门访问使用模拟器数据库访问路径，在零时间内直接强制或观察寄存器硬件位，绕过正常的总线接口逻辑。
       随着验证环境的发展，用户可以很好地开发分析组件，例如记分板和功能覆盖监视器，它们参考寄存器模型的内容，以便检查DUT行为或确保它已经在所有必需的配置中进行了测试。
       如果您是使用寄存器模型的测试平台使用者，则应按推荐顺序阅读以下主题：

       【此处省略一张表】

    Register Model Examples

       UVM寄存器使用模型由代码摘录说明，代码摘录取自两个示例测试平台。主要示例是SPI主DUT的完整验证环境，除寄存器模型外，还包括记分板和功能覆盖监视器，以及基于寄存器sequence使用的多个测试用例。另一个例子旨在说明memories和UVM库中的一些内置寄存器sequence的使用。下表提供了这些示例的下载链接：

       【此处省略一张表】