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Synthesis学习笔记
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- 与逻辑级综合不同，在RTL级综合中，电路的数学运算和行为功能分别通过HDL语言特定的运算符和行为结构描述出来。对于时序电路，我们可以明确的描述它在每个时钟边沿的行为。
- 当进入超深亚微米设计后，原有的综合工具受到了很大的挑战，其中一个主要表现是：连线的延时迅速上升。通常在0.35um设计时，连线延时已经达到了总延时的50%以上，于是版图发标的延时与综合出来得到延时相差会比较大，单靠一次综合已经不能准确估计电路的延时情况，此时需要经过前端后端工具不断叠代来达到比较真实的结果（见图11）。在0.18um的时候，连线延时已经达到了70%，这时就算增加叠代的次数也不一定能得到满意的结果，因而必须引入新的综合手段，保证优化叠代过程的收敛,这就是物理综合方法(Physical Synthesis Flow)。
- Design Analyzer在启动时自动在启动目录下面创建两个日志文件：command.log和view_command.log，用于记录用户在使用Design Compiler时所执行的命令以及设置的参数，在运行过程中同时还产生filenames.log的文件，用于记录design compiler访问过的目录，包括库、源文件等，filenames.log文件在退出design compiler时会被自动删除。启动dc_shell时则只产生command.log的日志文件
- 在Design Compiler的运行过程中需要用到几种库文件，他们是工艺库、链接库、符号库以及综合库
- 设置好以上的库文件，下一步就是读入Verilog所写的设计文件。在tcl模式下，有以下命令：
- 下图是一个Verilog描述的设计实例，里面包含了我们所要讨论的几种设计对象。这些对象也是今后DC命令的操作对象。Verilog描述的各个模块可以称之为设计(Design)，里面包含时钟(Clock)，他的输入输出称为端口(Port)，模块中的互连线是线网(Net)，内部引用的元件称为引用(Reference)，引用的实例称为单元(Cell)，引用单元的内部端口是管脚(Pin)。
- 假如要对名叫”CLK”的线网设置一个为5的负载，那应该怎样表示呢？这里，我们需要借助DCTCL的一个特殊的数据类型集合（collection），表示如下：
- 把一个复杂的设计分割成几个相对简单的部分，称为设计划分(Design Partition)。模块(module)就是一个划分的单位。在运用DC作综合的过程中，默认的情况下各个模块的层次关系是保留着的，保留着的层次关系会对DC综合造成一定的影响，比如在优化的过程中，各个子模块的管脚必须保留，这势必影响到子模块边界的优化效果。设计划分应遵守以下几个原则：原则1，不要让一个组合电路穿越过多的模块；原则2，将模块的输出寄存；原则3，根据综合时间长短控制模块大小；原则4，将同步逻辑部分与其他部分分离。
- 上图是一个芯片的顶层设计，可以看到它被分层了三个层次——最外边是芯片的Pad，Pad是综合工具中没有的，也不是工具能生成的，它由Foundry提供，并由设计者根据芯片外围的环境手工选择；中间一层被分成四个部分，其中最里面那个称为Core，也就是DC可以综合的全同步逻辑电路，另外的三个部分DC不能综合，需要其他的办法来解决：ASYNCH是异步时序部分，不属于DC的范畴；CLOCK GEN是时钟产生模块（可能用到PLL），尽管有一部分同步电路，但也不符合综合的条件；JTAG是边界扫描的产生电路，这一部分可以由Synopsys的另外一个工具BSD Compiler自动生成。
- Design Compiler是一个约束驱动(constrain-driven)的综合工具，这些约束主要包括——时序和面积约束、电路的环境属性、时序和负载在不同模块之间的分配以及时序分析。
- 下图是RTL模块的综合示意图，可以看出在RTL代码仿真通过以后，就开始将它进行综合，综合时需要对他加入约束和设计属性的信息，DC根据这些约束将RTL模块综合成门级网表，然后分析综合出的网表是否满足约束条件，如果不满足就要修改约束条件，甚至重写RTL代码。值得注意的是，上面提到的仅仅是RTL模块的综合过程，而不是整个芯片的综合，整个芯片是由很多这样的模块组成的，它的综合过程与上图描述的过程有一定的区别。
2.2.1.1 定义面积约束
- 同步时序电路是DC综合的前提。
- 在电路综合的过程中，所有时序电路以及组合电路的优化都是以时钟为基准来计算路径延迟的，因此，一般都要在综合的时候指定时钟，作为估计路径延迟的基准。
2.2.1.3 定义时钟
- 定义时钟的时候我们必须定义它的时钟源(Clock source)，时钟源可以是端口也可以是管脚；另外还必须定义时钟的周期。另外有一些可选项，比如占空比(Duty Cycle)、时钟偏差(Clock Skew)和时钟名字(Clock Name)。定义时钟采用一个语句create_clock完成：
set clk_period 0.9
set clk_name "clk"
set_dont_touch_network $clk_port
可以看到，定义了系统时钟后，X电路已经被约束起来了，但是电路的输入输出两块还没有施加约束，这可以通过DC的另外两个命令来完成。
set typical_input_delay 0.100
set_input_delay -max 4 -clock clk [get_ports A]
- 定义了输入延时之后，相对应的还要设置电路的输出延时。
set_ouput_delay -max 5.4 -clock clk [get_ports B]
- 至此，模块的面积、时钟、输入输出延时都施加了相应的约束。在施加了这些约束之后，可以使用下面的几个命令检查约束是否施加成功
- report_port –verbose
报告在当前设计中所有的输入输出端口属性和施加的约束值
- report_clock
- 设置环境属性的命令如上图所示
- 为了更加准确的估计模块输出的时序，除了知道它的输出延时之外还要知道输出所接电路的负载情况，如果输出负载过大会加大电路的transition time，影响时序特性。另外，由于DC默认输出负载为0，即相当于不接负载的情况，这样综合出来的电路时序显然过于乐观，不能反映实际工作情况。
- 设置输出负载是通过DC的set_load命令完成的
- 该命令有两种用法，一种是直接给端口赋一个具体的值，另外则结合另一个命令load_of指出它的负载相当于工艺库中的哪个单元的负载值。上面既是给出了第一种设置的例子
2.2.2.2 设置输入驱动
- 与设置输出负载类似，为了更加准确的估计模块输入的时序，我们同样需要知道输入端口所接单元的驱动能力。在默认的情况下，DC认为驱动输入的单元的驱动能力为无穷大，也就是说，transition time为0。
- 设置输入驱动是通过DC的set_driving_cell命令完成的。set_driving_cell是指定使用库中的某一个单元来驱动输入端口。该命令是在输入端口之前假想一个驱动单元，然后按照该单元的输出电阻来计算transition time，从而计算输入端口到门单元电路的延迟：
- 工作条件包括三方面的内容——温度、电压以及工艺。在Foundry提供的工艺库里，它的各个单元的延时是在一个“标准”(nominal)条件下得到的，比如说温度25.0度、工艺参数1.0和工作电压1.8V。
- 这些工作条件的变化，Foundry在建库的时候已经考虑到了，因此它在工艺库中提供了几种工作条件的模型(operating condition model)以供设计者选择。这些工作条件一般分为三种：最好情况(best case)、典型情况(typical case)以及最差情况(worst case)。
- 我们为了以后能使电路正常的工作在上面的三种情况下，在综合的时候就必需要将他们考虑进来。一般综合只要考虑到最差和最好两种情况，最差情况用于作基于建立时间(setup time)的时序分析，最好情况用于作基于保持时间(hold time)的时序分析。
- 在默认情况下，Design Compiler不会自动指定工作条件，我们可以先通过report_lib命令来列出在当前的工艺库里提供了哪几种工作条件。
然后指定需要用到的工作条件，在做建立时间分析的时候需要用到最差情况的条件
set_operating_conditions –max “slow_125_1.62”
如果我们既要分析建立时间，又要分析保持时间那么就要同时指定最差和最好情况
set_min_library core_slow.db \
-min_version core_fast.db
set_operating_conditions -max slow_125_1.62 \
-min fast_0_1.98
其中core_slow.db和core_fast.db分别是最差和最好条件下的工艺库文件，第一句话先用set_min_library设定作保持时间检查的库，第二句话则分别对应了两种时间检查需要用到的工作条件。
2.2.2.4 设置连线负载模型
在DC综合的过程中，连线延时是通过设置连线负载模型(wire load model)确定的。连线负载模型基于连线的扇出，估计它的电阻电容等寄生参数，它是也是由Foundry提供的。Foundry根据其他用这个工艺流片的芯片的连线延时进行统计，从而得到这个值。
- 这个例子可以通过命令report_lib得到，它是ssc_core_slow这个工作条件下的一个名为
160KGATES的负载模型。
- 事实上，在每一种工作条件下都会有很多种负载模型，各种负载模型对应不同大小的模块的连线，如上图的模型近似认为是160K门大小的模块适用的。可以认为，模块越小，它的单位长度的电阻及电容值也越小，负载模型对应的参数也越小。
- 设置输入驱动是通过DC的set_wire_load_model命令完成的：
set current_design mult_block
set_wire_load_model –name “ibm13_wl10” –library “typical”
- 另外我们也可以让DC自动根据综合出来的模块的大小选择负载模型，这个选项在默认下是打开的。如下图所示，当综合出的电路的面积小于43478.00时，使用5KGATES的模型，属于43478.00和86956.00之间时，使用10KGATES的模型。
- 以上讨论的情况是一个模块内部连线的负载模型的估计。如果连线连接的是不同的模块，那么它的负载模型又将怎么估计呢？这就要用到连线负载模式(set_wire_load_mode)这个命令了。
- 连线负载模式一共有3种，围绕(enclosed)、顶层(top)以及分段（segmented）。如上图所示，一根连线连接了B2和B2两个模块，这两个模块都位于TOP下的SUB这个子模块中，围绕模式是指连接B1和B2的连线的负载模型用围绕它们的模块的负载模型代替，即用SUB的负载模型；顶层模式是指用顶层模块的负载模型代替；分段模式顾名思义，分别根据穿过的三段的模型相加得到。如果要设置成围绕模式，可以使用如下命令：
set_wire_load_mode “segmented”
- 在定义完环境属性之后，我们可以使用下面的几个命令检查约束是否施加成功
- check_timing
检查设计是否有路径没有加入约束
check_design
检查设计中是否有悬空管脚或者输出短接的情况
write_script
将施加的约束和属性写出到一个文件中，可以检查这个文件看看是否正确
2.2.3 时序和负载预算
- 前面的两节里我们讨论了怎样给一个被综合的电路模块施加时序约束以及设置环境属性，大家学习完之后可能有这样一个疑问：模块的输入输出延时、负载和驱动单元的具体的值是怎样确定下来的呢？这一节里，我们就着重来探讨这个问题，也就是说怎样在综合模块之前先给它的时序和负载作一个预算，一般而言，这个工作是由项目的体系设计者(Achitecture Designer)完成，当他先确定好各个模块外围的时序和负载预算之后，再由具体的模块设计者(Module Designer)完成模块的综合。
2.2.3.1 时序预算
- 先看时序预算，假设电路中有三个模块X_BLOCK、MY_BLOCK和Y_BLOCK，时钟周期是10ns。如果要先综合MY_BLOCK模块，我们可以看到它的输入部分的N电路必须和X_BLOCK中的S电路共享一个周期的延时，同样输出部分的S电路也必须和Y_BLOCK的N电路共享一个周期的延时。我们可以作这样一个估计，认为处于两个模块交界部分的S和N电路只能分别占用40%的周期延时，也就是说限定所有的S和N电路的延时为最大为4ns，这样可以看出S+N的延时总共只有8ns，小于10ns，因此这是一种保守的预算方法，预留的2ns的延时可以在电路不满足时序的时候再加上。经过预算之后的MY_BLOCK模块的约束如下：
create_clock –period 10 [get_ports clk]
set_dont_touch_network [get_clocks clk]
set_input_delay –max 6 –clock clk [all_inputs]
remove_input_delay [get_ports clk]
set_output_delay –max 6 –clock clk [all_outputs]
2.2.3.2 负载预算
- 负载预算也是在实际综合编译之前体系设计者根据模块将来可能的工作情况估计出来的，一般它的估计有几个原则： 1. 保守起见，假设驱动模块的单元的驱动能力较弱；2. 限制每一个输入端内部的负载电容；3.估计每一个输出端口最多可以驱动几个相同的模块。
- 如下是一个保守的负载预算实例
current_design mult_block
link
source timing_budget.tcl
#assume a weak driving buffer on the inputs
set_driving_cell -lib_cell inv1a0 [all_inputs]
remove_driving_cell [get_ports clk]
#limit the input load
set MAX_INPUT_LOAD [expr [load_of tech_lib/and2a0/A] * 10]
set_max_capacitance $MAX_INPUT LOAD [all_inputs]
remove_attribute [get_ports clk] max_capacitance
#model the max possible load on the outputs, assuming
#outputs will only be tied to 3 subsequent blocks
set_load [expr $MAX_INPUT_LOAD *3] [all_outpus]
- 在这个例子中，我们假设输入的驱动单元是一个inv1a0的反相器，然后限制了最大的输入负载，即每个输入端口的负载最大不得超过10个二输入与非门的负载大小，同时也规定了一个模块最多能同时驱动三个同样大小的其他模块。
2.2.4 时序分析
- Design Compiler是一个约束驱动(Constraint-driven)的综合工具，约束中最重要的就是时序约束，前面我们已经讨论了怎样在设计中施加时序约束，但是综合出来的电路能否满足这些约束条件却是另一个重要的问题。Design Compiler内嵌的一个时序分析引擎Design Time，它是根据工艺库中的单元延时信息和连线负载模型分析电路的静态时序的。
- Design Time是DC的一个内嵌的静态时序分析引擎，DC就是依靠它来计算电路的延时情况。DesignTime和PrimeTime都是静态时序分析的工具，但是两者并不完全相同，PrimeTime是在DesignTime的基础上发展起来的独立的专业的时序工具，而且效率和应用范围更高。
- 静态时序分析(STA)是进行电路时序分析的一种方法，它的主要特点是分析不需要通过动态仿真，并且对电路的覆盖率更高。动态仿真(比如VCS)需要给电路施加一个激励，并检查输出信号，与理想信号比较，这种办法速度较慢，而且不一定能覆盖到所有的逻辑。
- 静态时序分析的分为三个步骤：1. 将电路分解成不同的时序路径(timing paths)；2. 计算每段路径的延时；3. 检查所有路径的延时，看是否能满足时序要求
2.2.4.1 分解时序路径
- DesignTime对时序路径的分解是根据时序路径的起点和终点的位置来决定的。每一条时序路径都有一条起点和终点，起点是输入端口或者触发器的时钟输入端；终点是输出端口或者触发器的数据输入端，如图下图就有三条时序路径。
- 另外根据终点所在的触发器的时钟不同还可以对这些时序路径进行分组(Path Group)，如下图电路中存在4条时序路径，3个路径组，CLK1和CLK2组分别表示他们的终点是受CLK1和CLK2控制的，DEFAULT组则说明他们的终点不受任何一个时钟控制。
- 再例如下面的一个电路，一共有12条时序路径和3条路径组。
2.2.4.2 计算单个路径延时
- 时序路径的延时包含单元延时和连线延时，为了便于观察，我们将上图的时序路径进一步划分，得到如下图所示
- 可以看出，每条时序路径被分割成了一段段的时序弧(timing arc)，每条时序弧代表
的不是一个单元延时就是一段连线的延时。下一步的工作就是计算出它们的值。
单元延时的计算
- 单元延时的计算是根据单元延时模型进行的，这里介绍两种单元延时模型，线性延时模型(Linear Delay Model)和非线性延时模型(Nonlinear Delay Model)，他们的计算方法如下图所示
- 线性模型由三部分组成:Dsploe表示单元输入信号的延时、Dintrinsic表示单元的固有延
时、Rcell(Ccell,Cpin)表示输出的管脚电容和连线电容对单元的附加延时。
- 非线性模型是DC计算单元延时的主要模型。它分为两部分：单元的输入延时(transition time)和输出负载的函数。与线性模型不同的是，它是通过查找表的方式得到的，例如下面的这个例子，对于一个单元来说，它有两张查找表，一张用于计算单元延时，另一张用于计算输出延时，并作为下一级单元的输入。在这个例子中，通过查表可以得到，单元延时为6ps，输出的transition time为25个单位，这个单位又作为下一级的输入。
连线延时计算及其拓扑
- 在设置环境属性这一节中我们讲到了连线负载模型，通过连线负载模型我们可以得到一条连线上的电阻和电容的值，但是仅仅有RC值并不能得到连线的延时，还需要知道这些RC的分布，RC分布有三种情况：
1. best_case_tree是一种理想情况，它假设连线的电阻为零，平常很少使用；
2. balanced_tree认为连线的RC均匀的分布在各条负载支路上；
3. worst_case_tree假设RC值全部集中在负载共有的连线上，因此它的延时是最大的
- 连线的不同拓扑结构是通过工作条件的不同体现出来的，工作条件不但影响连线的延时，还通过温度、电压和工艺的变化影响单元延时的计算。
2.2.4.3 计算整条路径的延时
- DesignTime计算完所有的路径延时之后的下一步工作就是根据这些延时，找出电路中延时最大或者最小的路径来。对于设计者而言，他们或许不关心每个单元的延时而更加关注到底电路是不是满足了设定的时序约束的要求。例如下图，有两个触发器FF1和FF2，它们之间是一个很多单元组成的组合逻辑云，当作建立时间检查的时候，设计者就需要知道这个逻辑云的最大延时是否满足建立时间，即最大延时加上FF2的建立时间是否小于一个周期的时钟周期。
- 那么怎样计算整条路径的最大延时呢？是不是把这条路径上的所有单元和连线的最大延时简单相加得到的呢？答案是否定的，因为这里涉及到一个时钟边沿敏感性(Edge Sensitivity)的问题。
- 如上图，一条路径上有两个不同的反相器，他们的固有上升时间和下降时间都不同，要计算他们的最大最小延时，需要弄清楚他们的工作过程——当第一个反相器的输入在时钟上升沿时，它的延时是1.2，同时第二个反相器处于时钟的下降沿，延时为0.3；反之，当第一个反相器输入为时钟下降沿时，它们的延时分别为0.5和1.5。因此，最大路径延时不是简单的1.2+1.5，而是分别检查0.5+1.5，在输入为时钟下降沿得到。实际上，DesignTime在计算每条路径的时候，都会考虑边沿敏感性，即分别根据上升下降沿计算两次。
2.2.4.4 用report_timing检查时序
- 上面讲的是DesignTime作静态时序分析的基本原理和步骤，这节介绍介入DesignTime的命令:report_timing。
- report_timing命令的具体参数如下图，默认的时候report_timing报告每一条路径组中的最长路径。
- 报告一共分为4个部分，第一部分显示了路径的基本信息。工作状态是slow_125_1.62，工艺库名称为ssc_core_slow，连线负载模式是enclosed。接下来指出这条最长路径的起点是data1（输入端口），终点是u4(上升沿触发的触发器)，属于clk路径组，做的检查是建立时间检查(max)。这一部分的最后还报告了电路的连线负载模型。
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