日志
致新手：verilog if嵌套引风波
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对于程序员来说为了使程序尽可能简洁明了，往往在只有一条语句时不加块语句：begin...end，以减少程序冗余。2014年当笔者初入职场，作为一个小白级的菜鸟自然也是坚定不移的秉承这个大政方针。然而，再一次程序调试过程却遇到了一个奇怪的问题。
背景是这样的：我希望在计数器cnt_data_re==343且ram_a_full_dly[1]为真时，控制信号ack_ram_A出现一个时钟的高电平。程序如图5-1所示：
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