以前设计模拟电路的小模块并没有感到什么大的困难，可是由于毕业日期越来越近，毕业论文也要提上日程，论文为DC-DC降压转换器设计，还没有一下接触过这个比较大的系统，毕竟学校CMOS书上的ADC并没有让大家学习，初次接触这较大的系统设计还是有点头蒙的，而且老师也只是说系统建模很重要，自己也是一知半解，对建模工具比如MATLAB使用的也并不是很好，后来偶遇实验室有同学要使用verilog -A，然后自己搜了一下，也看了论坛一些达人的回答，总结一下建模工具对系统设计的重要性，尤其是模拟电路：

首先电路系统建模，可理解为行为级仿真，对于数字电路不再多讲，有很多语言比如Vhdl verilog等，对于模拟电路则有verilog-AMS（其中verilog-a），还有i比如matlab的simulink以及其他的一些系统级建模分析工具，这种工具有个优点就是，基本采用描述语言定义电路，仿真起来，比直接使用电路搭的系统要快得多，但是如果系统建模精准，出来结果是基本没误差的，所以系统建模来仿真，会在系统定义的时候来节省大量的设计时间；

然后，系统建模对于模拟电路来说，基本是从定义里面的基本模块组合起来的，系统整体性能都可以通过调整子模块的参数来满足，满足整体定以后，我们就要去实现具体的模块电路了，这其实类似于数字电路的综合，当然数字电路可以电脑帮你综合，二模拟电路了就需要人力来从系统建模的模块中拿出参数，进行人工的综合--实现具体的模拟模块，等所有的米快都按照系统建模是的参数设计完成后，实际的电路可能还需要进行一次仿真，来看实际的性能，这个时候具体电路的性能基本和之前系统建模的仿真结果不会有太大误差了，基本是一致的，差距可能就是仿真时间的长短了，实际电路可能需要的仿真时间会更长。那么电路设计完成后，完成系统仿真，基本上就可以做了版图，然后后仿真再验证，没有什么误差就可以流片验证了；

这里从论坛看到，那么系统建模还有个好处就是，比如你自己设计了一个小模块，别人想使用你的模块，但是你又不想让看到你的具体电路，那么这个时候模型就帮忙了，你可以把模型给他就行了，当然这个模型对自己也是有帮助的，比如自己其他设计的时候要包含这个之前的电路，那么将这个精确的模型包含进去就行了，非常方便。

以上是自己的一些愚见，因为自己能力有限，而且至今还没机会完成整体设计以及流片过程，所以有误的地方还望大牛指正，另外再推荐一个优秀的电子博客给大家！论坛也有人推荐过http://rt2innocence.net