在使用

Xilinx

的

FPGA

开发板时，在设计时内部需要使用不同的时钟频率，

可能会需要一个甚至多个

DCM

把所需要的时钟频率倍频或者是分频出来，

在编

译、综合、映射、布局布线的过程中会出现下列问题（

ERROR

）：

ERROR:Place:1012 - A clock IOB / DCM component pair have been found that are 

not placed at an optimal clock IOB / DCM 

site 

pair. 

The 

clock 

component 

<u1/u0/DCM_SP_INST> 

is 

placed 

at 

site 

<DCM_X0Y1>. 

The clock IO/DCM site can be 

paired if they are placed/locked in the same quadrant. 

The IO component <clk> 

is placed at site <P32>. 

This will 

not allow the use of the fast path between the IO and the Clock buffer. If this sub 

optimal condition is acceptable 

for 

this 

design, 

you 

may 

use 

the 

CLOCK_DEDICATED_ROUTE 

constraint 

in 

the .ucf file to demote this message to a 

WARNING and allow your design to continue. However, the use of this override 

is highly discouraged as it may lead to 

very poor timing results. It is recommended that this error condition be corrected 

in the design. A list of all the 

COMP.PINs used in this clock placement rule is listed below. These examples can 

be used directly in the .ucf file to 

override this clock rule. 

< NET "clk" CLOCK_DEDICATED_ROUTE = FALSE; > 

< 

PIN 

"u1/u0/DCM_SP_INST.CLKIN" 

CLOCK_DEDICATED_ROUTE 

= 

FALSE; > 

在

UCF

里加入上面两句的话，

clk

和

clkin

走的不是全局时钟线：

< NET "clk" CLOCK_DEDICATED_ROUTE = FALSE; > 

< 

PIN 

"u1/u0/DCM_SP_INST.CLKIN" 

CLOCK_DEDICATED_ROUTE 

= 

FALSE; >