系统函数提供了一个产生随机数的函数：$random
reg [23:0]rand;
rand = $random % 60;
上面的例子给出了一个范围在-59~59之间的随机数，下面的例子通过位并接操作产生一个值在0~59之间的数。
reg [23:0]rand;
rand = {$random} % 60;
利用这个系统函数可以产生随机脉冲序列或宽度随机的脉冲序列，以用于电路的测试。
'timescal 1ns/1ns
module random_pulse( dout );
output [9;0] dout;
reg [9:0] dout;
integer delay1, delay2, k;
initial begin
#10 dout = 0;
for (k=0; k<100; k=k+1) begin
delay1 = 20 * ({$random} % 6); //delay1在0~100ns间变化
delay2 = 20 * (1 + {$random} % 3); //delay2在20~60ns间变化
#delay1 dout = 1 << ({$random} % 10);
//dout的0~9位中随机出现1，并且出现的时间在0~100ns间变化
#delay2 dout = 0;
//脉冲的宽度在20~60ns间变化
reg [23:0]rand;
rand = $random % 60;
上面的例子给出了一个范围在-59~59之间的随机数，下面的例子通过位并接操作产生一个值在0~59之间的数。
reg [23:0]rand;
rand = {$random} % 60;
利用这个系统函数可以产生随机脉冲序列或宽度随机的脉冲序列，以用于电路的测试。
'timescal 1ns/1ns
module random_pulse( dout );
output [9;0] dout;
reg [9:0] dout;
integer delay1, delay2, k;
initial begin
#10 dout = 0;
for (k=0; k<100; k=k+1) begin
delay1 = 20 * ({$random} % 6); //delay1在0~100ns间变化
delay2 = 20 * (1 + {$random} % 3); //delay2在20~60ns间变化
#delay1 dout = 1 << ({$random} % 10);
//dout的0~9位中随机出现1，并且出现的时间在0~100ns间变化
#delay2 dout = 0;
//脉冲的宽度在20~60ns间变化
end
end
endmodule
end
endmodule
宏定义不是Verilog HDL语句，不必在行末加分号。如果加了分号会连分号一起进行置换。
如果文件1包含文件2，而文件2要用到文件3的内容，则可以在文件1中用两个`include命令分别包含文件2和文件3，而且文件3应出现在文件2之前。
`ifdef语句中不允许使用布尔表达式，例如使用 TEST && ADD_B2来表示编译条件是不允许的。
$monitor与$display的不同之处在于$monitor是连续监视数据的变化，因而往往只要在测试模块的initial块中调用一次就可以监视被测试模块的所有感兴趣的信号，不需要、也不能再always过程块中调用$monitor。
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