DS890, UltraScale™ Architecture and Product Overview

DS891, Zynq® UltraScale+™ MPSoC Overview

DS925, Zynq UltraScale+ MPSoC Data Sheet: DC and AC Switching

Characteristics

UG1075, Zynq UltraScale+ MPSoC Packaging and Pinouts

UG1085, Zynq UltraScale+ MPSoC Technical Reference Manual

UG1087, Zynq UltraScale+ MPSoC Register Reference

UG1137, Zynq UltraScale+ MPSoC: Software Developers Guide

UG1169, Zynq UltraScale+ MPSoC QEMU: User Guide

UG1186, Zynq UltraScale+ MPSoC OpenAMP: Getting Started Guide

UG571, UltraScale Architecture SelectIO™ Resources User Guide

UG572, UltraScale Architecture Clocking Resources User Guide

UG573, UltraScale Architecture Memory Resources User Guide

UG574, UltraScale Architecture Configurable Logic Block User Guide

UG576, UltraScale Architecture GTH Transceivers User Guide

UG578, UltraScale Architecture GTY Transceivers User Guide

UG579, UltraScale Architecture DSP Slice User Guide

UG580, UltraScale Architecture System Monitor User Guide

UG583, UltraScale Architecture PCB and Pin Planning User Guide

PG150, LogiCORE™ IP UltraScale Architecture-Based FPGAs Memory

Interface Solutions

PG182, UltraScale FPGAs Transceivers Wizard Product Guide

资源

1.BRAM

一块BRAM=36kbits，可以用作两个独立的18KbRAM，或者一个36kbRAM。

每个BRAM有2个写和2个读接口.

真双口RAM,每个口有读写功能，每个口内的读写同步，两个口之间可以同步或者异步。

当作为真双口RAM使用时，一个36Kb RAM的每个端口都可以独立配置为32k*1，16k*2，8k*4，4K*9,2K*18,1K*36

当只有1个写和1个读接口时，36kb RAM还可以配置为512*72bits的位宽. 两个端口独立，一个配置为512*72bits时，另一个口可以配置为32k*1至512*72.

当作为真双口RAM使用时，一个18Kb RAM的每个端口都可以独立配置为16k*1，8k*2，4k*4，2K*9,1K*18

当只有1个写和1个读接口时，18kb RAM还可以配置为512*36bits的位宽.

内存内容可以通过配置位流进行初始化或清除。

在写入操作期间，可以将存储器的输出设置为反映正在写入的新数据或正在覆盖的先前数据。（写优先或读优先）

2.UltraRAM

一块URAM=288Kbits

一块URAM只能配置为4k*72bit，但是可以支持byte write enable。不可以用作FIFO。

单时钟，同步，双口，每个口可以独立的操作，每个口每个时钟进行一个读或一个写操作。但是SRAM内部是单端口，因此每个口在一个周期每个口只能执行一个写或一个读操作

双端口操作通过在单个周期中执行端口A操作，然后执行端口B操作来实现。因此，两个端口共享一个时钟输入。每个端口只能在一个周期内执行写入或读取操作。当执行写入操作时，读取输出保持不变并保持先前的值

There are 16 UltraRAM blocks per clock region per column（列）.

使用专用级联路由，一列的多个URAM可以级联，并且唯一的限制是器件的高度或堆叠硅互连（SSI）器件中的单个超逻辑区（SLR）的高度。

此外，可以使用少量逻辑资源将多个列级联在一起。

在独立的非级联模式下，UltraRAM可以配置为一到四个时钟周期的延迟，但通常只需要一到三个周期的延迟（取决于目标频率）。

在通电或设备重置期间，UltraRAM内存初始化为所有0。没有用户定义的INIT属性，因此SRAM阵列的内容不能初始化为用户定义的值。

3.跨DIE

4.基本逻辑单元

CLB：最小逻辑单元，每个CLB包含2个slice。

SLICE：每个slice包含4个LUT，8个FF，多路复用器（数据选择器），进位逻辑（与本列的上行slice进位逻辑连接）。

           FPGA里的slice有2种，一种被称为sliceL，另一种被称为sliceM，有的CLB由2个sliceL构成，有的则是由1个sliceL和一个sliceM构成。

           SliceM除了基本功能外，可以实现RAM和移位寄存器的功能

LUT：6输入 

logic cells ： Xilinx 创造提出来的一个市场说法，可以用来衡量不同内部结构甚至不同厂商的FPGA芯片的资源情况。

         如果是4输入LUT的FPGA，logic cells = 1.2*LUT_nums ; 如果是6输入LUT的FPGA，logic cells = 1.6*LUT_nums

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