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又是画图一天，啥时才能开始做设计>_<

已有 936 次阅读| 2012-10-23 20:57 |个人分类:工作日志

1. 早上把主要signal flow的时序排出来了，基本上就是个熟悉工具的过程。最终还是使用参考设计中的时序，毫无成就感。参考设计中的最高ODR为500Hz/2mS，所以不奇怪的使用了8MHz的系统时钟。3*OSR*Ts*3Channel*2(Set/Rest)=1.152mS，另外加上Set/Rest的时间（RC 充放电），最终能做到1.5mS。
2. 对于现有设计，应为不需要每周期Set/Reset，同时最高的ODR被定义为200Hz/5mS，所以将系统时钟降为4MHz。比较合适，能够节省功耗。
3. 看了一阵竞争对手的spec，一堆RESET模式，一堆不同的工作模式。混乱中。
4. 看了一下温度补偿的算法，应该是计算的差不多了，最终看看能不能实现一个1.5%工艺误差的PTAT电路，需要10位ADC采样精度。
5. 无法理解加速计的功耗为什么比Mag低这么多，需要仔细计算，精度和速度，最终ODR。看最终是使用分时复用Sigma Delta还是单独的Sigma Delta。
6. 明天看看能不能将一些系统指标细化下来，ADC的模型还没有搭好，结构也没有选好。先把BGR，POR，LDO，CP，OSC的指标大概定义一下。另外还要考虑OTP/Process的选择。