注册 登录
ET创芯网论坛(EETOP) 返回首页

chibijia的个人空间 http://blog.eetop.cn/?178426 [收藏] [复制] [分享] [RSS]

统计信息

已有 -- 人来访过

    现在还没有相册

    现在还没有记录

  • 暂无资料项或无权查看

查看全部个人资料

    现在还没有动态

在实践中学习verilog 2009-11-02
避免组合逻辑和触发器分离 poor coding style always@(posedge clk) a<=b+c; better coding style always@(a or b) a_temp=b+c; alw ...
(1155)次阅读|(6)个评论
代码覆盖率问题 2009-11-01
转载于 http://docs.huihoo.com/covered/user-manual/005.html Suppose that a DUT was comprised of the following module ...
(993)次阅读|(1)个评论
设计的具体流程 2009-10-31
大体是这样的 1. 首先是使用HDL语言进行电路描述,写出可综合的代码。然后用仿真工具作前仿真, 对理想状况下的功能进行验证。这一步可以使用Vhdl或Ver ...
(2751)次阅读|(17)个评论
verilog设计注意 2009-10-31
组合逻辑 1,敏感变量的描述完备性 Verilog中,用always块设计组合逻辑电路时,在赋值表达式右端参与赋值的所有信号都 必须在always @(敏感电平列表)中列 ...
(1446)次阅读|(4)个评论
分频器的硬件描述语言设计 2009-10-31
在数字电路中,常需要对较高频率的时钟进行分频操作,得到较低频率的时钟信号。我们知道,在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 ...
(1008)次阅读|(0)个评论
Verilog HDL 程序举例1 -- 7段译码器(转载) 2009-10-31
DESCRIPTION   :   BIN to seven segments converter //             segment encoding //       &nbs ...
(2154)次阅读|(3)个评论

查看更多

你需要登录后才可以留言 登录 | 注册


蓝冰01 2013-10-28 10:28
您好,我是猎头,目前在帮国内知名无人机生产商寻fpga工程师一职,想跟您介绍下,希望能跟您取得联系,您可以加我QQ903242750,或者私信您的联系方式给我,期待您的联系
guoteng2000 2011-5-18 14:01
碰到大牛了,大牛好
hustestzmj 2010-5-10 20:05
请问你比较懂verilog吗?那电路和FPGA呢?我现在在做一个毕设,希望对我不懂得问题能够得到解决,非常感谢啦!
zhinvxing 2010-4-25 15:15
您好! 看了您空间中关于FPGA的红外解码代码,很受启发,但也有一些疑惑,希望和你多交流! QQ690820524
查看全部

现在还没有好友

最近访客

现在还没有访客

现在还没有群组

关闭

站长推荐上一条 /1 下一条

小黑屋|手机版|Archiver|ET创芯网 ( 京ICP备:10050787号 京公网安备:110105001212 )

GMT+8, 2019-4-21 09:23 , Processed in 0.036532 second(s), 10 queries , Redis On.

Powered by Discuz! X3.4

© 2001-2017 Comsenz Inc.

返回顶部