注册 登录
ET创芯网论坛(EETOP) 返回首页

asic_wang的个人空间 http://blog.eetop.cn/828160 [收藏] [复制] [分享] [RSS]

日志

SystemC的一些注意点

已有 455 次阅读2015-1-10 21:10 |个人分类:Design Verification

1、注意和verilog/SV的一个很大的不同的语法就是case语句，记得在需要的时候加上
      break。
2、SystemC中对signal的write函数相当于verilog中的非阻塞赋值，在使用的时候需要
      注意。
3、当一个变量只在其中一个process中使用时，声明成一个普通的变量即可；当一个变
      量在两个或者多个process中共享的时候，记得使用request-update机制的
      channel。
收藏 分享邀请 举报

全部作者的其他最新日志

评论 (0 个评论)

facelist

您需要登录后才可以评论 登录 | 注册

关闭

站长推荐上一条 /3 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| ET创芯网 ( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2019-12-11 04:38 , Processed in 0.040019 second(s), 7 queries , Gzip On, Redis On.

Powered by Discuz! X3.4

© 2001-2017 Comsenz Inc.

返回顶部