日志
- 分享 在实践中学习verilog
- 避免组合逻辑和触发器分离 poor coding style always@(posedge clk) a=b+c; better coding style always@(a or b) a_temp=b+c; always@(posedge clk) a=a_temp; 以上为基本FSM思想！ 同时需注意，不要在多个always块中给同一个变量赋值。 对于复位信号，触发器推荐使用复位信号 ...
- 分享 代码覆盖率问题
- 转载于 http://docs.huihoo.com/covered/user-manual/005.html Suppose that a DUT was comprised of the following module module test; reg a; initial begin a = 3'b0; #10; a = 3'b110; ...
- 分享 设计的具体流程
- 大体是这样的 1.首先是使用HDL语言进行电路描述，写出可综合的代码。然后用仿真工具作前仿真， 对理想状况下的功能进行验证。这一步可以使用Vhdl或Verilog作为工作语言，EDA工具 方面就我所知可以用Synopsys的VSS（forVhdl）、VCS（forVerilog） Cadence的工具也就是著名的Verilog-XL和NCVeril ...
- 分享 verilog设计注意
- 组合逻辑 1，敏感变量的描述完备性 Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都 必须在always@(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列 表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将 会为没有列出的信号隐含地产生 ...
- 分享 分频器的硬件描述语言设计
- 在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可。 LIBRARY IEE ...
- 分享 Verilog HDL 程序举例1 -- 7段译码器（转载）
- DESCRIPTION : BIN to seven segments converter // segment encoding // a // +---+ // f | | b ...
- 分享 FPGA-Verilog学习（三）红外接收解码，并在数码管上显示接收到的码值（转载）
- 下面程序主要功能是接收红外，并且解码，然后在四个数码管上显示出来（32位码）！ 程序如下： module IR(clk,rst_n,IR,led_cs,led_db); input clk; input rst_n; input IR; output led_cs; output led_db; ...
- 分享 FPGA-Verilog学习（四）关于Verilog的可综合性注意问题（转载）
- 可综合模型的结构 如果程序只用于仿真，那么几乎所有的语法和编程语句都可以使用。但如果程序是用于硬件实现，那么我们就必须保证程序的可综合性，即所编写的程序能被综合器转化为相应的电路结构。不可综合的HDL语句在用综合工具综合时将被忽略或者报错。作为设计者，应该对可综合模型的结构有所 ...
- 分享 硬件工程师基础知识(转载) ——续
- 一． 硬件总体设计 掌握硬件总体设计所必须具备的硬件设计经验与设计思路 1） 产品需求分析 2） 开发可行性分析 3） 系统方案调研 4） 总体架构，CPU选型，总线类型 5） 数据通信与电信领域主流CPU：M68k系列，PowerPC860,PowerPC8240,8260体系结构，性能及对比; 6） 总体硬件结构设计及应注意的问题； 7） 通信接口类型选 ...
- 分享 硬件工程师基础知识(转载)
- 硬件工程师基础知识 目的：基于实际经验与实际项目详细理解并掌握成为合格的硬件工程师的最基本知识。 1） 基本设计规范 2） CPU基本知识、架构、性能及选型指导 3） MOTOROLA公司的PowerPC系列基本知识、性能详解及选型指导 4） 网络处理器(INTEL、MOTOROLA、IBM)的基本知识、架构、性能及选型 5） 常用总线的基本知识、性 ...
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