日志
Verification|
UVM|
Verilog|
Verdi|
dve|
vcs|
English|
Script|
Low Power|
Misc|
DC|
physical design|
STA|
- 分享 Primetime 经历
- MPW 项目：竟然不要WC，BC corner， 只跑TC corner。 学到的有用命令: get_pins -hier -filter {full_name=~boundary_scan*test_reg} 或者 get_pins -hier -regexp “.*boundary_scan.*test_reg 原因: -hier 的wild char 不支持hierarchy seperator /, 但compile_ultra产生的netlist有时候 ...
- 分享 Verification好的网文
- iverilog + gtkwave 简单使用
- 分享 Simulator
- VCS IRUN QuestaSim 15-Aug-2022 Fast - Only for Verilog/SV : qverilog D:/Practice/sv_practice/enum.sv -l enum.log -R -do vsim.do -work work Steps: vlib work sccom # For SystemC vcom ...&nbs ...
- 分享 04 uvm_sequence
- 1. Overview 用来产生激励， 由sequencer发送sequence_item给driver 1.1 和uvm_sequence有关的method 1.2 uvm_sequence基本的执行流程 ...
- 分享 uvm_sequence_item
- 1. 从uvm_object扩展而来 1.1 uvm_object的method get_name(), get_full_name(), get_type(), UVM method的定制, 允许用户重新定 ...
- 分享 ICC基础
- 1. 基本介绍 1.1 data setup: 为design plan创建基本设计单元 a. 载入必须的综合的数据： logic library, 约束， 门级网表 b. 载入必须的physical design数据: physical library, technology file, RC寄生参数模型文件 ...
- 分享 Formality basic
- 1. 为什么要formal verification 比较两个design的function是否一致 RTL 功能正确： function verifiation: UVM testbench + simulation 工具： systemverilog, UVM, VCS, NCSim 1.1 比较对象 RT ...
/1 
eetop公众号
创芯大讲堂
创芯人才网