日志
- 分享 04 uvm_sequence
- 1. Overview 用来产生激励， 由sequencer发送sequence_item给driver 1.1 和uvm_sequence有关的method 1.2 uvm_sequence基本的执行流程 ...
- 分享 uvm_sequence_item
- 1. 从uvm_object扩展而来 1.1 uvm_object的method get_name(), get_full_name(), get_type(), UVM method的定制, 允许用户重新定 ...
- 分享 ICC基础
- 1. 基本介绍 1.1 data setup: 为design plan创建基本设计单元 a. 载入必须的综合的数据： logic library, 约束， 门级网表 b. 载入必须的physical design数据: physical library, technology file, RC寄生参数模型文件 ...
- 分享 Formality basic
- 1. 为什么要formal verification 比较两个design的function是否一致 RTL 功能正确： function verifiation: UVM testbench + simulation 工具： systemverilog, UVM, VCS, NCSim 1.1 比较对象 RT ...
- 分享 互相排斥的时钟
- 1. 定义: mutually exclusive clock CLK1和CLK2是同步的，但逻辑上互相排斥 2. fully mutually exclusive clocks 这实际上是错误的。DC只会用S和T的最大值，timing path S和T会被over-constraint 解决 ...
- 分享 异步时钟域
- 1. RTL的处理 a. 快时钟域到慢时钟域: double-clocking, metastable-hard寄存器 b. 慢时钟到快时钟域：使用handshaking c. dual-port ram 2. 每个clock domain都要创建一个时钟 3. 时钟域之间的timing path要disable，以防止 3.1 ...
- 分享 Tcl basics
- 1. 注释行： # 行尾注释： ;# 多行注释： if{0} { ... ...
- 分享 handshake between 2 IP
- 1. synchronous a. Master-slave VALID-READY Master发出"valid"表示数据准备好了, Slave发出READY的同时接受数据 Slave de-assert READY，Master看到READY为1后，也de-assert VALID b. Sink-Souce ...
- 分享 Asynchronous Clock的处理
- 1. RTL的处理 a. 只是单一信号 a.1 快时钟到慢时钟，需要使用double-clocking metastable-hard的寄存器 a.2 如果是慢时钟到快时钟，需要使用hand-shake protocol b. 使用dual_port ram ...
- 分享 5. 综合所使用的DRC
- 1. 全程为design rule constraint 通常，target_library都有默认的max_transition, max_capacitance, min_capacitance DC会在target_lirary的设定值和用户设定值两者之间选择较小的那个 DRC比timing constraint的优先级高 2. 使用的命令： ...
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