日志

分享 SV history

2018-8-30 21:19

1. IEEE Std 1800-2005 2. IEEE Std 1800-2009 3. IEEE Std 1800-2012

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分享 Verilog history

2018-8-30 21:17

1. IEEE Std 1364-1995 2. IEEE std 1364-2001 3. IEEE std 1364-2005

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分享 verilog UDP

2018-8-30 12:52

1. combinational UDP primitive tsmc_mux (q, do, d1, s); output q; input do, d1, s; table //d0, d1, s: q 0 ? 0 : 0; 1 ? 0 : 1; ? 0 1 : 0; ? 1 1 : 1; 0 0 x : 0; 1 1 x: 1; endtable endprimitive ...

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分享 verilog gate

2018-8-30 12:48

nand #(5) (strong1, strong0) INAND0 (out, a, b) //array of 3-state buffer bufif0 ar (out, in, en); pullup (strong1) p1 (neta), p2(netb);

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分享 Verilog Net

2018-8-30 10:38

Net: 1. wire, tri: both are same, just has different application purpose wire: driven by logic gate or continuous assignment.   ...

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分享 各种UVM agent

2018-8-29 23:12

一般interface protocol把component分为master, slave Master: 发起transaction slave： 对transaction产生response 从是否驱动DUT的角度，可以分为： active：驱动DUT信号 （Driver）{agent会有driver, monitor, sequencer} passive： 只监听DUT信号 （ ...

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分享 vcs flow

2018-8-29 14:45

1. 3-step flow -- for mixed vhdl and verilog language vhdlan -f vhdl_file_list vlogan uvm // need to compile uvm independently vlogan -f rtl_file_list simv

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分享 uvm parameterized component/object

2018-8-29 09:23

class my_driver # ( int data_width = 32 ) extends uvm_driver # ( my_seq_item ) ; protected virtual my_interface # ( data_width ) my_vif ; //... endclass class my_agent # ( int data_width = 32 ) extends uvm_agent ; my_driver # ( data_ ...

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分享 system verilog interface

2018-8-29 09:19

interface param_if#(int width = 8); logic clk; logic data; clocking active_cb @(posedge clk); default input #1 output #1; output data; endclocking   ...

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