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Verification| UVM| Verilog| Verdi| dve| vcs| English| Script| Low Power| Misc| DC| physical design| STA|

分享 Primetime 经历: 2024-9-18 21:32; MPW 项目：竟然不要WC，BC corner，只跑TC corner。学到的有用命令: get_pins -hier -filter {full_name=~boundary_scan*test_reg} 或者 get_pins -hier -regexp “.*boundary_scan.*test_reg 原因: -hier 的wild char 不支持hierarchy seperator /, 但compile_ultra产生的netlist有时候 ...; 个人分类: STA|840 次阅读|0 个评论

分享 Verification好的网文: 2024-9-18 21:20; iverilog + gtkwave 简单使用; 个人分类: Verification|852 次阅读|0 个评论

分享 DC比较好的网文: 2024-9-18 21:16; design compile 介绍; 个人分类: DC|930 次阅读|0 个评论

分享 Simulator: 2022-8-15 09:38; VCS IRUN QuestaSim 15-Aug-2022 Fast - Only for Verilog/SV : qverilog D:/Practice/sv_practice/enum.sv -l enum.log -R -do vsim.do -work work Steps: vlib work sccom # For SystemC vcom ...&nbs ...; 1358 次阅读|0 个评论

分享 04 uvm_sequence: 2019-7-11 11:40; 1. Overview 用来产生激励，由sequencer发送sequence_item给driver 1.1 和uvm_sequence有关的method 1.2 uvm_sequence基本的执行流程 ...; 个人分类: UVM|2194 次阅读|0 个评论

分享 uvm_sequence_item: 2019-7-11 09:18; 1. 从uvm_object扩展而来 1.1 uvm_object的method get_name(), get_full_name(), get_type(), UVM method的定制, 允许用户重新定 ...; 个人分类: UVM|3312 次阅读|0 个评论

分享 ICC基础: 2019-7-3 00:04; 1. 基本介绍 1.1 data setup: 为design plan创建基本设计单元 a. 载入必须的综合的数据： logic library, 约束，门级网表 b. 载入必须的physical design数据: physical library, technology file, RC寄生参数模型文件 ...; 个人分类: physical design|10883 次阅读|2 个评论热度 12

分享 Formality basic: 2019-6-26 15:59; 1. 为什么要formal verification 比较两个design的function是否一致 RTL 功能正确： function verifiation: UVM testbench + simulation 工具： systemverilog, UVM, VCS, NCSim 1.1 比较对象 RT ...; 个人分类: Misc|7404 次阅读|3 个评论热度 8

分享互相排斥的时钟: 2019-6-20 18:46; 1. 定义: mutually exclusive clock CLK1和CLK2是同步的，但逻辑上互相排斥 2. fully mutually exclusive clocks 这实际上是错误的。DC只会用S和T的最大值，timing path S和T会被over-constraint 解决 ...; 2491 次阅读|0 个评论

分享异步时钟域: 2019-6-20 17:55; 1. RTL的处理 a. 快时钟域到慢时钟域: double-clocking, metastable-hard寄存器 b. 慢时钟到快时钟域：使用handshaking c. dual-port ram 2. 每个clock domain都要创建一个时钟 3. 时钟域之间的timing path要disable，以防止 3.1 ...; 个人分类: DC|3411 次阅读|0 个评论热度 5

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