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分享 bind sva or something else
luyuan_0922 2017-7-11 10:11
http://vlsi.pro/sva-basics-bind/ 转帖 SVA Basics: Bind System Verilog Assertions Binding SVA module to design can be done using system verilog bind statement. This is semantically equivalent to instantiation of SVA module. The bind directive can be specified in a module, interfa ...
个人分类: uvm|516 次阅读|0 个评论
分享 uvm_resource_db
luyuan_0922 2017-5-23 14:57
继续转一篇文章 uvm_resource_db (2011-10-17 11:27:04) 转载 ▼ 标签: uvm base resource_db it 分类: uvm preface uvm_resource_db提供了一个访问resource_pool的方便的接口,使得许多使用resource_base需要多行代 ...
个人分类: uvm|631 次阅读|0 个评论
分享 uvm_subscriber
luyuan_0922 2017-5-17 11:33
这是在网上找的uvm_subscriber 的东东: 1.uvm_subscriber里面有一个analysis_export 是analysis_imp 类型的,我们在extends uvm_subscriber 的class 里面需要实现write 函数。 2.这个uvm_subscriber里面只有一个这样的port,而不是多个。 3.好像现在一般大家都喜欢用uvm_analysis_ex/im/port 来代替这个subscriber ...
个人分类: uvm|1487 次阅读|1 个评论 热度 1
分享 uvm_driver 中的组件
luyuan_0922 2017-2-10 17:28
一般UVM环境中的Driver组件,派生自uvm_driver。 uvm_dirver派生自uvm_component。 class uvm_driver #(type REQ = uvm_sequence_item, type RSP = REQ) extends uvm_component 其中定义了两个Ports:seq_item_port,driver一般用这个 ...
个人分类: uvm|806 次阅读|0 个评论
分享 sequence and response in UVM
luyuan_0922 2017-2-10 17:24
UVM为同步sequence, sequencer, driver,提供了强大的握手机制,其中put/get response是为了让driver将transaction发送给DUT后,告诉sequence该笔transaction发送完成。normal的使用方法是在sequence产生transaction,并将其send给driver后执行get_response操作,由于get_response是blocking的,因sequence会一直等到drive ...
个人分类: uvm|1595 次阅读|0 个评论
分享 uvm_sequence_base (2011-10-24 16:26:00)
luyuan_0922 2015-3-25 11:24
转 liu_uestc的博客 的一篇文章 先抄过来再看。 uvm_sequence_base (2011-10-24 16:26:00) 转载 ▼ 标签: uvm sequence sequence_base it 分类: uvm preface uvm_sequence_base是一个比较关键的类, ...
个人分类: uvm|1104 次阅读|1 个评论
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