问题: 注:这是一个altera IO绑定的问题,没玩过altera的 FPGA,不过希望和xilinx一样吧。 altera FPGA在锁定引脚的时候有特殊要求,比如说DDR2的时钟信号不能与DQ、DQS在同一个IO坐标,它这个坐标的说明文档哪里能找得到啊?我上官网找了半天,一无所获 我的解答: 你的问题有些不清楚,何谓同一个坐标,我 ...
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观点:近年来,国内集成电路产业取得了有目共睹的快速发展,一批本土集成电路企业快速崛起,并成为国内集成电路行业发展的中坚力量。然而,出类拔萃者一向是众矢之的,本土IC设计连遭外资侵袭,“霸气外露”的集成电路产业又将面临另一场国外企业疯狂围剿和反扑的垄断之战。 在 ...
参考的文章有: http://yexin218.javaeye.com/blog/356620 http://blog.163.com/da_feng_chen@126/blog/static/518691802007101875348779/ 一、编译 System 库 1. 下载 SystemC library source code, 到 http://www.systemc.org 注册会员账号后,即可 ...
问题: 这个问题是关于学习的知识和找工作的,FPGA嵌入式方向。 本人还有一年就要毕业,面临着找工作的难题,毕业后想做嵌入cpld、FPGA方面的 开发 ,因为学校的条件问题,没有办法做一下项目什么的,所以希望大家给些建议:我该如何更好的利用在学校的时间准备,才能为毕业找到一份好的工作做充分的准 ...
问题: SDRAM时序问题, 疑问1:写操作时,SDRAM控制器在时钟的上升沿拉高响应的命令引脚,这些命令是在同一个上升沿(有一定的走线时延)被SDRAM采样到,还是在下一个时钟周期(有一定的走线时延)的上升沿被SDRAM采样到呢?我个人是偏向于理解成下一个上升沿采样,因为如果同一个上升沿采样信号的建立时间不可能 ...
问题: 一段很简单的两级flop代码,用quartus转的 这是quartus转的verilog代码 // Copyright (C) 1991-2009 Altera Corporation // Your use of Altera Corporation's design tools, logic functions // and other software and tools, and its AMPP partner logic // functions, and any output files from any o ...
问题: 我有两个62.5M的互为反向的时钟,用 verilog 怎么合成一个125M的时钟,没有 PLL 我的解答: 想了一下, 加几个buffer做delay,控制好这个delay的值,然后和原时钟做运算。 没想出来其他办法,有高手可以share一下想法不? 想了一下, 加几个buffer做delay,控制好这个delay的值,然 ...
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