数字电路(fpga/asic)设计入门之形式验证 1 推荐 形式验证是一种静态的验证手段,它根据电路静态地判断两个设计在功能上是否等价,常用来判断一个设计在修改前和修改后其功能是否保持一致。它运行时无需测试向量,但是必须有一个参照设计和一个待验证的设计。参照设计时设计者认为功能上完备无缺的设计, ...
其实本质是对的,就是数字地,模拟地都是地,并不是他们俩头上长角,十分的怪异,要明白为什么要分开,先听我说一个故事 我们公司所在的商务楼共有3楼,2楼是搞模拟的,3楼是做数字的,整幢楼只有一部电梯,平时人少的时候还好办,上2楼,上3楼互不影像,但每天早上上下班的时候就不得了了,人多得很,搞数字的要上3楼 ...
引:不怎么做DSP方面的算法,所以其实我对于浮点和定点数据运算没有什么概念。但是今天在论坛上看到一段代码,这段代码倒是给我一些启发。乍一看好像不对,但是仔细分析来看,功能又是正确的。其实是利用verilog和芯片中关于定点和浮点的转变罢了。或许对于常年和这些概念打交道的人来说,小菜一碟,但是对于我,还挺有用 ...
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观点:日本地震已经渐渐平稳下来,虽然部分地区还有些小余震,但整个国家已经开始进入恢复状态。之前盛传的地震将造成电子产品芯片供应短缺的现象没有发生,囤货不再是明智之举。 事件介绍: 据国外媒体报道,因地震、海啸灾难关闭的部分日本芯片工厂已经恢复生产,但其他工厂则仍然面临电力短缺等问题的困扰 ...
【小说中总有那样一两句,滴墨成伤,蓦然震动你的心扉】 1. 其实, 我不是一定要等你, 只是等上了, 就等不了别人了。 —— 《朝露若颜》 2. 如果世界上曾经有那个人出现过, 其他人都会变成将就! 而我不愿 ...
3 门级仿真和时序仿真 使用综合软件综合后生成的门级网表或者是实现后生成的门级模型进行仿真,不加入时延文件的仿真就是门级仿真。可以检验综合后或实现后的功能是否满足功能要求,其速度比代码功能仿真要慢,但是比时序仿真要快。 在门级仿真的基础上加入时延文件“.sdf” ...
最近发现自己RTLdesign的一个bug,都要tapeout了,post-layout才发现。虽然不是critical的bug,但是的确是我设计中的一个疏忽。 慢速时钟下的一个信号,需要跨越到一个快速时钟去采样。结果这个控制信号没有同步过去,快速时钟直接拿来使用了。 后果很严重,post-layout simulation 发现亚稳态/不完全采样。 以后 ...
模拟地与数字地(转)--好玩 收藏 其实本质是对的,就是数字地,模拟地都是地,并不是他们俩头上长角,十分的怪异,要明白为什么要分开,先听我说一个故事 我 们公司所在的商务楼共有3楼,2楼是搞模拟的,3楼是做数字的,整幢楼只有一部电梯,平时人少 ...
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