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verification env demo v3

热度 10已有 954 次阅读2020-9-30 20:28 |个人分类:sv|系统分类:芯片设计

最近和朋友写了一个c++ 与 system verilog 联合仿真的环境, 放上demo V3 版本,加入了后端monitor 组件,具体请见附件。
感兴趣的可以联系:cofd0nut@outlook.com 或者这个博客:http://blog.eetop.cn/1737759

技术特色

  • 把验证组件连接部分封装到c++ lib里,简化了组件间的连接关系。

  • 让验证新手也能很快成为数字验证达人。

  • 让一两个人员能够高效完成测试向量的初始化和测试率覆盖。

  • 灵活的功能添加和修改。

  • 简洁,清晰的架构,容易上手。

  • 传统固定测试向量建立。

  • 受约束的随机测试向量建立。

  • 创新的验证覆盖率检查架构。

  • 简洁的芯片行为预测模型,方便维护。

  • NOR/NAND Flash 芯片数字验证。

  • Single  die

  • Multi die/Multi volume

  • Multi CE pin

demo_v3.zip

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