日志
vivado技巧
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默认的tb文件路径在xil_defaultlib
modelsim Memory List可对比数据, 在变量名字上右击，选择Compare Contents
vivado在线逻辑分析
//想抓取中间变量信号进行观察
(* mark_debug = "true" *)wire [15:0] rf1_ch0_rx_data_i;
重新综合后，需要重新open synthesized design,否则不显示添加的debug 信号。
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//想抓取中间变量信号进行观察
(* mark_debug = "true" *)wire [15:0] rf1_ch0_rx_data_i;
重新综合后，需要重新open synthesized design,否则不显示添加的debug 信号。
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