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分享 virtuoso prop map格式
gaishiqicai 2024-3-5 13:57
-fp 110 Path Net Name 110为apr工具的net name property number Path 为metal属性 Net Name为property name
111 次阅读|0 个评论
分享 redhawk 分析lowpower功耗提示没有timing windows?
gaishiqicai 2023-5-9 17:57
lowpower功耗分析ERROR提示相关路径没有timing windows,检查功耗分析报告发现需要关断的模块没有功耗信息,检查tming文件发现是powergate没有指定timing windows。 解决办法:ate提取timing文件的过程中需要加上以下设置:set ADS_CELLS_NEED_IPUT_TW {power gate reference cell name},从新提取timing文件就有timing ...
455 次阅读|0 个评论
分享 icc2集成icv的步骤流程
gaishiqicai 2023-3-28 17:44
环境配置 setenv ICV_HOME_DIR xx/xx/icvalidator/T-2022.3-SP1 setenv ICV_INCLUDES xx/xx/icvalidator/T-2022.3-SP1/include setenv PATH $ICV_HOME_DIR/bin/LINUX.64 app option setting set_app_options -name signoff.check_drc.runset -value xx.rs set_app_options -name signoff.check_drc.run_dir - ...
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分享 ircx2tech mapping file格式
gaishiqicai 2023-3-17 15:50
T家关于ircx的userguid以及redhawk的userguid都没有关于ircx2tech mapping file的格式介绍,百度了一下也没有在网上找到相关信息,自己尝试猜一个,尝试了几次成功了,格式如下: #tech file layer ircx file layer AP&n ...
484 次阅读|0 个评论 热度 10
分享 tessent 如何读入system verilog
gaishiqicai 2022-11-5 17:53
tessent支持读入的设计格式主要有:verilog hdl、VHDL和gate netlist。 如果是读入verilog则需要使用read_verilog的命令:例如read_verilog xx.v。 如果不指定format,默认是verilog2001。 如果设计里面有system verilog文件,则可以指定format为是sv2009,例如read_verilog xx.v -format sv2009 ...
586 次阅读|0 个评论
分享 tessent 集成VCS仿真验证的方法
gaishiqicai 2022-10-31 19:08
指定stdcell,io,memory等模块的仿真模型 --set_simulation_library_source -f ./all_model.f 设置VCS安装目录 --setenv VCS_HOME /tools/syn/vcs_mx-2022.6-SP1/ 运行仿真命令指定仿真器是vcs --run_testbench_simulations -simulator vcs 另外需要说明的是如果是前仿真,因为没有sdf的缘故出现时序 ...
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